등록 및 데모부스 관람

Welcome Speech 

김준환 대표이사, Siemens EDA Korea

Siemens EDA Keynote Speech : Enabling Imagination - A New Era of System Design

반도체 기반 제품에 대한 사회적 수요가 폭발적으로 증가하면서 반도체는 이제 전 세계 지정학적 논란의 중심에 있습니다. 반도체가 거의 모든 분야에서 핵심 제품 차별화를 주도하고 있는 지금, 고품질 첨단 반도체 공정과 첨단 이기종 패키징 에코시스템의 광범위한 가용성은 귀사의 성공에 매우 중요합니다. 본 세션에서는 Siemens가 어떻게 첨단 제조, AI로 강화된 설계 자동화 기술 그리고 개방형 에코시스템 지원을 통해 차세대 설계를 가능하게 할 수 있는지 논의합니다.

Exploding societal demand for semiconductor-enabled products means that semiconductors are now a central part of the worldwide geopolitical discussion. With semiconductors now driving core product differentiation in virtually all areas, broad availability of high-quality leading-edge semiconductor processes and an advanced heterogeneous packaging ecosystem is critical to your success. Let’s explore how Siemens are delivering advanced manufacturing, AI enhanced design automation tooling, and open ecosystem enablement – to enable your next generation of designs.

발표자

Mike Ellow CEO, Siemens EDA Silicon Systems

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Mike Ellow는 지멘스 디지털 인더스트리의 사업 부문인 지멘스 디지털 인더스트리 소프트웨어의 지멘스 EDA Silicon System 부문의 CEO입니다. 그는 Siemens EDA(이전 Mentor Graphics) Integrated Circuit Solutions (집적 회로 솔루션, ICS) R&D와 EDA 글로벌 영업을 이끌고 있습니다. Mike Ellow는 2014년 8월부터 지멘스 EDA 영업을, 2023년부터는 지멘스 EDA ICS R&D의 수장으로 있으며, 30년간의 영업 및 기술 관리 경력을 기반으로 강력한 영업 및 엔지니어링 팀을 구축하였습니다. 또한 긍정적이고 예측 가능한 결과로 입증된 실적을 보여주고 있습니다. 이러한 성과는 고객의 성공에 집중하는 기반 위에 구축되었습니다. Mike Ellow는 2014년 3월 멘토 그래픽스가 버클리 디자인 오토메이션을 인수하면서 합류하여 글로벌 영업 담당 부사장을 역임했습니다. 그 전에는 Cadence Design Systems에서 북미, 유럽, 인도의 영업을 총괄하는 등 다양한 직책을 역임했으며, 북미 영업 부문 부사장을 마지막으로 역임했습니다. Cadence 이전에는 다양한 산업 분야에서 관리, 마케팅, 엔지니어링 직책을 역임했습니다. 그는 Hughes Aircraft 에서 전기 엔지니어로 경력을 시작했습니다. Mike Ellow는 Lehigh University에서 학사, Southern California 에서 석사, California State University, Fullerton 캠퍼스에서 MBA를 취득했습니다.

Invited Keynote Speech : Samsung Foundry Advanced Technology and Design Platform Readiness

반도체 산업에서의 급속한 기술 발전은 새로운 공정 기술과 설계 플랫폼의 혁신을 요구하며, 이는 제품 성능과 시장 경쟁력에 중대한 영향을 미치고 있습니다. 특히 AI 반도체 시장의 빠른 성장과 더불어 테이터 처리량이 급증하고 있으며, 이를 지원하기 위해 삼성파운드리는 최첨단의 공정, 설계 그리고 EDA solution 을 제공할 준비가 되어 있습니다. 본 키노트에서는 AI 반도체의 설계 및 성능 향상에 필요한 삼성 파운드리의 (1) 최신 SF2, SF3 공정 특징 및 로드맵, (2) PPA 최적화 위한 삼성 파운드리의 DTCO 및 Muti-Die Integration(MDI) , 그리고 (3) 최신 PDK 기능 등을 소개하고 이의 구현을 위한 지멘스 EDA 와의 소중한 파트너쉽을 강조하고자 합니다.

발표자

이성재상무, Samsung Electronics

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이성재 상무는 삼성 파운드리의 PDK 개발팀을 이끌며 공정팀, 설계 고객 및 EDA 파트너와 긴밀히 협력하여 삼성 파운드리의 모든 CMOS 기술을 위한 고품질 PDK 솔루션을 개발하고 있습니다.
2021년 삼성 파운드리에 입사하기 전 이성재 상무는 IBM에서 엔지니어링 및 관리직을 맡아 IBM의 첨단 CMOS 기술의 컴팩트 모델링에 주력했으며, IBM 제품을 위한 고속 아날로그 회로를 설계 및, IBM EDA 그룹에서 고성능 마이크로프로세서 설계를 위한 타이밍, 노이즈 및 전력망 분석 툴을 개발했습니다.
이성재 상무는 대한민국 서울 서울대학교에서 전기공학 학사 학위를, 미국 인디애나주 웨스트 라파예트의 퍼듀대학교에서 석사 및 박사 학위를 받았습니다.

Invited Keynote Speech : 반도체 설계에서의 CI/CD, Shift-Left

CI/CD 와 Shfit-Left 는 소프트웨어 설계에서 최종산출물의 품질 향상 및 개발 효율성을 증대하기 위해 널리 사용되고 있는 개념입니다. 최근에는 반도체 설계에서도 CI/CD 및 Shift-Left 의 개념을 적용하여, 개발 생산성을 높이기 위한 노력을 다양하게 시도하고 있습니다. 반도체 설계에서 이런 개념이 어떻게 적용될 수 있는지 살펴보고, Digital Front-End Designer 관점에서 이를 더 효율적으로 적용할 수 있는 방법에 대한 고민과 제안들에 대해서 공유하도록 하겠습니다.

발표자

이상헌연구위원, LG Electronics

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이상헌 연구위원은 현재 LG전자 SoC 센터에서 2011년부터 근무하고 있으며, MPEG Video Codec 표준화와 Video Compression Algorithm 개발 뿐 아니라 MPEG / AOM Video Encoder/Decoder IP 설계와 Frame Compression 및 Low Latency Video Codec IP 설계 등을 담당하고 있습니다. 이상헌 연구위원은 서울대학교 전기공학부에서 학사(2005년)와 박사(2011년) 학위를 받았습니다.

점심식사 및 데모부스 관람

Catapult HLS : Accelerating Neural Network Design at BlueDot for Better Visual Quality

최근 몇 년 동안 효율적인 신경망 구현에 대한 수요가 기하급수적으로 증가했습니다. High Level Syntheis툴인 Catapult HLS는 이 분야의 게임 체인저로 부상했습니다. DNN(심층 신경망) 기반의 이미지/비디오 처리 IP인 Catapult HLS를 사용하여 PQO를 성공적으로 설계한 BlueDot의 사례는 Catapult HLS가 어떻게 신경망 설계를 가속화하여 출시 시간을 단축하고 성능을 향상시키는지 보여줍니다.

In recent years, the demand for efficient neural network implementations has grown exponentially. Catapult HLS, a high-level synthesis tool, has emerged as a game-changer in this domain. BlueDot’s successful design of PQO using Catapult HLS—an Image/Video processing IP based on DNN (Deep Neural Network)—demonstrates how Catapult HLS accelerates neural network designs, enabling faster time-to-market and improved performance.

발표자

이웅원, H/W Architect, BlueDot
정안선 Sr. Consultant Application Engineer, Siemens EDA

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이웅원 H/W아키텍트는 LG디스플레이에서 8년동안 디지털 로직을 설계하는 H/W엔지니어로 근무하였고 현재 블루닷에서 H/W 아키텍트와 로직 설계자로 비디오 코덱과 비디오 AI 모델을 개발하고 있습니다. 인하대학교에서 전자 공학을 전공하였습니다.

정안선 상무는 2018년 부터 Siemens EDA에서 Catapult HLS의 기술지원을 하고 있으며, Siemens EDA 입사전에는 약 20년간 PDP, LCD, Video CODEC, CMOS ISP 등의 영상처리 SoC, IP들의 설계 및 검증을 하였습니다.

Defect modeling based on actual defect in Samsung Foundry through UDFM and diagnosis flow improvement

공정 레시피가 복잡해지면서 기존 공정에서 발생하지 않던 새로운 유형의 불량이 지속적으로 발생하고 있으며, 주요 불량이 되고 있습니다. 삼성 파운드리는 지멘스와 협업하여 다양한 불량을 1:1로 정확하게 모델링할 수 있는 플로우를 개발 및 개선하고 실제 제품에서 그 효과를 검증하고 있습니다. 이번 발표에서는 기존 결함 기반 불량 모델링의 한계를 소개하고, 협업을 통해 개선된 모델링 및 불량 분석 적용 플로우를 소개합니다. 개발된 플로우를 통해 기존 모델링에서 정확히 일치하지 않거나 커버하지 못했던 실제 결함까지 ATPG/진단 플로우에서 고려할 수 있게 되었습니다. 체적 진단 측면에서는 보다 높은 해상도의 분석 결과를 도출할 수 있을 것으로 보입니다.

As process recipes become more complex, additional types of defects that did not occur in existing processes are continuously being created and are appearing as major defects. Samsung Foundry is collaborating with Siemens to develop and improve a flow that can accurately model various defects one-to-one and is verifying the effect in actual products. In this presentation, we introduce the limitations of existing fault-based defect modeling and introduce improved modeling and defect analysis application flow through collaboration. Through the developed flow, actual defects that were not accurately matched or covered in existing modeling can now be considered in the ATPG/diagnosis flow. In terms of volume diagnosis, it appears that higher resolution analysis results can be derived.

발표자

박재석, Research Engineer, Samsung Electronics

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박재석 책임 연구원은 삼성전자에서 스캔 ATPG/진단 방법론 및 고급 고장 분석 방법론을 개발하는 연구 엔지니어로 근무하고 있습니다. 그의 연구 분야는 스캔 설계, 테스트 패턴 생성, 결함 진단 및 결함 시뮬레이션을 포함한 VLSI 테스트 분야입니다. 박재석 책임은 대한민국 연세대학교에서 전기 및 전자공학 박사 학위를 받았습니다.

Understanding Power and Dynamic IR Drop for DFT Patterns Pre-Silicon Using Veloce

DFT 패턴의 전력 관리는 칩의 고밀도, 기술 노드의 발전에 따른 VDD 축소 속도 저하, DFT 패턴의 높은 활동성으로 인해 발생하는 중요한 문제입니다. 일반적으로 DFT 패턴은 전력 관련 문제와 동적 IR 강하 문제로 인해 테스터에서 실패합니다. 이 세션에서는 선도적인 하드웨어 지원 검증 플랫폼인 Veloce를 사용하여 테스트용 설계(DFT) 패턴과 관련된 전력 영향 및 동적 IR 강하 효과를 다룹니다. DFT 패턴은 일반적으로 기능 패턴에 비해 3~4배 더 많은 활동을 생성하지만, 전력 공급 네트워크는 주로 기능 패턴을 지원하도록 설계되었습니다. 이러한 불일치는 종종 테스터의 테스트 실패로 이어져 테스트 통과를 위해 수정이 필요합니다.

Veloce를 활용하여 포괄적인 pre-silicon 분석을 수행하여 다양한 DFT 패턴에 의해 유발되는 전력 소비 및 IR 강하 특성을 평가합니다. 전력 관련 문제를 조기에 발견하고 완화하는 것이 중요하다는 것을 입증하고, 전력 효율과 IR 강하 감소를 위한 pre-silicon DFT 패턴을 식별하고 해결할 수 있는 방법론을 제시합니다. Veloce DFT 앱을 사용하면 기존 시뮬레이션보다 수천 배 빠른 속도로 DFT 패턴을 실행할 수 있습니다. Veloce Power 앱과 Veloce IR 드롭 툴은 리버티, 활동 및 SPEF 파일을 사용하여 상세한 분석을 수행하여 DFT 패턴에 대한 정확하고 통찰력 있는 정보를 제공합니다. 이 솔루션은 DFT 및 테스트 엔지니어가 pre-silicon 검증 프로세스를 개선하고 신뢰할 수 있는 DFT 패턴을 보장하며 테스트 시간을 단축할 수 있는 유용한 프레임워크를 제공합니다.

Power management of DFT patterns is a significant problem driven by the high density of chips, the slowdown of VDD shrinkage with advancing technology nodes, and the high activity of DFT patterns. Commonly, DFT patterns fail on the tester due to power-related issues and dynamic IR drop challenges. This session addresses the power implications and dynamic IR drop effects associated with Design for Test (DFT) patterns using Veloce, the leading hardware assisted verification platform. DFT patterns typically create 3 to 4 times more activity compared to functional patterns, yet the power delivery network is primarily designed to support functional patterns. This discrepancy often leads to test failures on the tester, necessitating modifications to ensure tests pass.

By leveraging Veloce's capabilities, we conduct comprehensive pre-silicon analyses to evaluate the power consumption and IR drop characteristics induced by various DFT patterns. We demonstrate the importance of early detection and mitigation of power-related issues, presenting methodologies to identify and remedy DFT patterns for power efficiency and IR drop reduction pre-silicon. The Veloce DFT app allows for running DFT patterns thousands of times faster than traditional simulation. The Veloce Power App and Veloce IR Drop tool perform detailed analyses using Liberty, activity, and SPEF files to provide accurate and insightful information for DFT patterns. This solution offers a valuable framework for DFT and test engineers to enhance pre-silicon verification processes, ensure reliable DFT patterns, and reduce test time.

발표자

Amir Attarha, Siemens EDA
Robert Serphillips, Product Manager, Siemens EDA

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Amir Attarha received his Ph.D. in Electrical Engineering in 2003. Since then, he has worked as a design engineer, application engineer, and product manager in various semiconductor and EDA companies. His expertise includes hardware RTL design, design for test and advanced functional verification on formal, simulation, and emulation platforms. In recent years, he has focused on power analysis and estimation of real workloads in hardware-assisted verification and hybrid environments.
Amir Attarha는 2003년에 전기공학 박사 학위를 받았습니다. 이후 다양한 반도체 및 EDA 회사에서 설계 엔지니어, 애플리케이션 엔지니어, 제품 관리자로 일했습니다. 그의 전문 분야는 하드웨어 RTL 설계, 테스트용 설계, 포멀, 시뮬레이션 및 에뮬레이션 플랫폼에서의 고급 기능 검증입니다. 최근에는 하드웨어 지원 검증 및 하이브리드 환경에서 실제 워크로드의 전력 분석 및 예측에 집중하고 있습니다.

Robert Serphillips has worked in the pre-silicon verification, post-silicon validation, and production design-for-test (DFT) fields. He has designed and debugged ATE test patterns on multiple stand-alone and SoC devices spanning close to 20 years in the semiconductor industry. The products include a mix of consumer, automotive, industrial, military, networking, and mixed signal. Robert is currently a product manager with the Siemens EDA hardware-assisted verification business unit.
Robert Serphillips는 pre-silicon verification, post-silicon validation 그리고 production design-for-test(DFT)분야에서 일해 왔습니다. 그는 반도체 업계에서 20년 가까이 여러 독립형 및 SoC 디바이스에 대한 ATE 테스트 패턴을 설계하고 디버깅했습니다. 이러한 제품에는 소비자, 자동차, 산업, 군사, 네트워킹 및 mixed-signal 등이 혼합된 제품이 포함됩니다. Robert는 현재 Siemens EDA hardware-assisted verification 부문의 의 product manager로 일하고 있습니다.

커피브레이크 및 데모부스 관람

Marker based P2PCD: Easy efficient verification for P2P/CD measurements at desired layout points using Calibre PERC

CalibreKR CheckStore에서 Calibre PERC를 사용해 개발된 마커 기반 P2PCD의 간편하고 효율적인 기능을 확인하세요. 이 강력한 기능을 사용하면 짧은 런타임으로 레이아웃의 특정 지점에서 P2P 및 CD 측정값을 쉽게 확인할 수 있습니다. 마커 기반 P2PCD의 다양한 기능을 살펴보고 LG전자가 수행한 실제 사례 연구를 통해 알아보세요.

Discover the simplicity and efficiency of Marker Based P2PCD, a feature developed using Calibre PERC, in CalibreKR CheckStore. This powerful feature makes it easy to verify P2P and CD measurements at specific points on a layout, all with a short runtime. Join us as we explore the various functionalities of Marker Based P2PCD and learn from real-world case studies conducted by LG Electronics.

발표자

김민선, SoC design & method development specialist, LG Electronics
변선수, Sr. AE Consultant, Siemens EDA

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김민선 선임은 LG전자 SoC센터 SDM TP 에서 지난 5년동안 SoC 관련 기술 개발 업무를 담당하였습니다. 현재는 자사에서 개발하는 칩에 대한 IO library & ESD/EOS 기술 개발 업무를 수행하고있습니다.

변선수 이사는 Calibre Design Solution 팀에서 지난 10년 동안 Calibre 제품의 기술지원을 담당하였습니다. 현재는 CalibreKR CheckStore라는 플랫폼을 통해 고객들이 Calibre 제품을 쉽게 사용할 수 있도록 지원하고 있습니다. Siemens EDA에 입사하기 전까지는 팹리스 업체에서 6년 이상 Analog circuit designer로 일하였으며, 이를 통해 반도체 회로 및 레이아웃 디자인에 대한 다양한 경험을 보유하고 있습니다.

Avery Verification IP delivers Accelerated Confidence from multi-die chip to datacenter software – UCIe, PCIe, CXL, VICS

오늘날의 복잡한 컴퓨팅 시스템 설계자는 다양한 신기술을 사용하여 설계할 수 있습니다. 칩 수준에서 3DIC 패키징은 무어의 법칙을 깨고 D2D 상호 연결을 위한 새로운 UCIe 프로토콜을 사용하며 칩렛 경제를 창출합니다. 보드 레벨에서는 빠르고 넓은 혼합 신호 인터페이스를 갖춘 PCIe7을 통해 무결성과 보안을 보장하면서 속도 한계를 극복하고 확장 가능한 CPU, 컴포저블 메모리 및 특수 AI/ML 코프로세서를 위한 CXL3.1 레이어드 프로토콜을 구현할 수 있습니다. 마지막으로 모든 하드웨어를 둘러싼 소프트웨어 계층으로 시스템을 완성하는 것인데, 이제 VICS 제품을 통해 시뮬레이션 및 에뮬레이션에서 RTL 하드웨어 VIP와 함께 소프트웨어를 검증할 수 있습니다. Avery VIP는 이 모든 하드웨어와 소프트웨어에 대한 검증 솔루션을 제공하며 팀에 가속화된 확신을 제공합니다.

Architects of today’s complex compute systems can design using a rich amount of new technology. At chip-level, 3DIC packaging breaking Moore’s Law, using the new UCIe protocol for D2D interconnect and creating a Chiplet economy. At board-level - PCI Express Gen 7 (PCIe7) with fast and wide mixed signal interfaces, breaking speed limits while ensuring integrity and security, and enabling CXL3.1 layered protocol for scalable CPUs, composable memory and specialized AI/ML coprocessors. And finally, completing the system with Software layers around all that hardware - which with our VICS products we can now verify Software alongside our RTL Hardware VIPs, in simulation and in emulation. Avery VIP provides verification solutions for all that hardware and software and delivers Accelerated Confidence to your team.

발표자

방실이, Sr. Application Engineer, Siemens EDA

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방실이 차장은 Avery VIP를 지원하는 Sr. Application Engineer로 지멘스가 Avery를 인수하기 전에는 3년간 QuestaSim과 Questa Design Solution을 지원했습니다. 그 전에는 삼성디스플레이에서 10년간 근무하며 TCON IP 설계 경험을 쌓았으며, 디스플레이 산업에서 MIPI, eDP 및 기타 인트라 인터페이스를 포함한 TCON 아키텍처를 담당했습니다.

경품추첨 및 맺음말