등록 및 데모부스 관람

Welcome Speech 

김준환 대표이사 Siemens EDA

Siemens EDA Keynote Speech : Enabling Imagination - A New Era of System Design

Exploding societal demand for semiconductor-enabled products means that semiconductors are now a central part of the worldwide geopolitical discussion. With semiconductors now driving core product differentiation in virtually all areas, broad availability of high-quality leading-edge semiconductor processes and an advanced heterogeneous packaging ecosystem is critical to your success. Let’s explore how Siemens are delivering advanced manufacturing, AI enhanced design automation tooling, and open ecosystem enablement – to enable your next generation of designs.

발표자

Mike Ellow CEO, Siemens EDA Silicon Systems

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Mike Ellow is CEO, Siemens EDA Silicon Systems, Siemens Digital Industries Software, a business unit of Siemens Digital Industries. He leads Siemens EDA (formerly Mentor Graphics) Integrated Circuit Solutions (ICS) R&D, as well as EDA Global Sales. Ellow has led Siemens EDA Sales since August 2014 and Siemens EDA ICS R&D since 2023. He brings 30 years of executive sales and technical management experience, along with a proven track record of building strong sales and engineering teams while delivering positive, predictable results. These results are built on a foundation of focusing on customer success. Ellow joined Mentor Graphics in March 2014 as part of the company’s acquisition of Berkeley Design Automation, where he was Vice President of Worldwide Sales. Prior to that, he held various positions at Cadence Design Systems, overseeing sales in North America, Europe, and India, culminating in the role of Corporate Vice President, North American Sales. Prior to Cadence, he held management, marketing, and engineering positions in a number of different industries. He started his career as an electrical engineer at Hughes Aircraft. Ellow has a BSEE from Lehigh University, an MSEE from the University of Southern California, and an MBA from California State University, Fullerton

Invited Keynote Speech : Samsung Foundry Advanced Technology and Design Platform Readiness

반도체 산업에서의 급속한 기술 발전은 새로운 공정 기술과 설계 플랫폼의 혁신을 요구하며, 이는 제품 성능과 시장 경쟁력에 중대한 영향을 미치고 있습니다. 특히 AI 반도체 시장의 빠른 성장과 더불어 테이터 처리량이 급증하고 있으며, 이를 지원하기 위해 삼성파운드리는 최첨단의 공정, 설계 그리고 EDA solution 을 제공할 준비가 되어 있습니다. 본 키노트에서는 AI 반도체의 설계 및 성능 향상에 필요한 삼성 파운드리의 (1) 최신 SF2, SF3 공정 특징 및 로드맵, (2) PPA 최적화 위한 삼성 파운드리의 DTCO 및 Muti-Die Integration(MDI) , 그리고 (3) 최신 PDK 기능 등을 소개하고 이의 구현을 위한 지멘스 EDA 와의 소중한 파트너쉽을 강조하고자 합니다.

발표자

이성재상무, Samsung Foundry

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이성재 상무는 삼성 파운드리의 PDK 개발팀을 이끌며 공정팀, 설계 고객 및 EDA 파트너와 긴밀히 협력하여 삼성 파운드리의 모든 CMOS 기술을 위한 고품질 PDK 솔루션을 개발하고 있습니다.
2021년 삼성 파운드리에 입사하기 전 이성재 상무는 IBM에서 엔지니어링 및 관리직을 맡아 IBM의 첨단 CMOS 기술의 컴팩트 모델링에 주력했으며, IBM 제품을 위한 고속 아날로그 회로를 설계 및, IBM EDA 그룹에서 고성능 마이크로프로세서 설계를 위한 타이밍, 노이즈 및 전력망 분석 툴을 개발했습니다.
이성재 상무는 대한민국 서울 서울대학교에서 전기공학 학사 학위를, 미국 인디애나주 웨스트 라파예트의 퍼듀대학교에서 석사 및 박사 학위를 받았습니다.

Invited Keynote Speech - LG Electronics

점심식사 및 데모부스 관람

How AI is changing every aspect of EDA

업계에서는 AI에 대한 과대 광고가 많지만, 그 이면의 현실은 AI가 반도체 설계의 거의 모든 측면에 영향을 미치고 있다는 것입니다. 그러나 범용 AI 솔루션을 도입하여 EDA에 적용하기에는 리스크가 너무 크고, 허용 가능한 오류가 10억분의 1(또는 1조)에 달하는 경우 환각은 용납되지 않습니다. 따라서 사용자가 신뢰할 수 있는 결과를 제공하고 작업을 완료하는 데 필요한 전체 리소스를 줄여주는 검증 가능한 AI 솔루션이 필요합니다. Siemens EDA에서는 검증 가능한 AI를 활용하여 설계 및 검증 프로세스의 거의 모든 측면을 가속화할 수 있었습니다. 이 프레젠테이션에서는 EDA 애플리케이션에서 AI의 요구 사항과 최신 기술을 살펴봅니다. 트랜지스터 레벨 시뮬레이션부터 시작하여 설계의 모든 측면에 미치는 AI의 영향에 대해 살펴볼 것입니다.

Liberty models, or .libs, are an essential component for static timing analysis (STA)-based methodologies such as synthesis, place-and-route, as well as full-chip signoff timing and power analysis. Modern digital flows rely heavily on characterized .libs of standard cells, IOs, memories and custom blocks. Because of this, correct and accurate .libs are crucial for a successful production tape-out. Traditional library characterization and validation techniques are no longer able to scale to meet production and schedule needs, due to increased volume and complexity of characterized data, including the large number of process, voltage, and temperature (PVT) corners required, as well as Liberty Variation Format (LVF) for statistical .lib data. .lib Characterization runtime across the many PVT corners required can be a potential bottleneck for chip tapeouts, while undetected errors lead to valuable engineering time spent debugging design closure and convergence issues, as well as potential for silicon failure. In this presentation, we show how Solido Generator enables .lib production of new PVT corners 100X faster than traditional methods. We also discuss how Solido Analytics verifies accuracy and correctness of .libs automatically, and provides power, performance, and area analysis for .libs. These technologies help reduce .lib production and verification cycles from weeks to hours, resulting in better quality timing libraries, and faster, more predictable tape-out schedules.

Jeff Dyck, Siemens EDA

발표자

Jeff Dyck, Siemens EDA

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준비중

Questa VIQ Beyond Speed: Unlocking Productivity in Simulation & Debug

설계 기능 검증에 도움이 되는 AI/ML 기술은 모든 산업 분야, 특히 EDA 분야에서 점점 더 많이 사용되고 있습니다. 지멘스에서는 Verification Flow와 정확성을 높이기 위해 AI/ML을 개발하고 활용하고 있습니다. 본 세션에서는 Questa Simulation 솔루션의 기존 진행 상황을 업데이트합니다. 그 후 검증 생산성을 극대화하고 디버깅 시간을 단축하는 AI/ML을 통한 smart regression & debugger 솔루션 Verification IQ 플랫폼 - Testplan Author, Regression Navigator, Coverage Analyzer , Verification Insight에 대해 알아볼 예정입니다.

AI/ML technologies help on the design function verification is more and more popular across all the industries , especially in EDA. At Siemens, we are developing and leveraging on the AI/ML for speeding up the verification flow and accuracy. During this section, we will update on the existing progress in the Questa Simulation solutions. After that we will discussion with you on our smart regression & debugger solutions by the AI/ML maximizing verification productivity and reduce your debugging time following by the Verification IQ platform - Testplan Author, Regression Navigator, Coverage Analyzer , Verification Insight.

발표자

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준비중

Faster PV closure with ML-enhanced debug in Calibre

반도체의 복잡성은 공정 기술뿐만 아니라 설계의 복잡성도 포함합니다. 이 두 가지 요소로 인해 전체 설계 흐름에서 총 검증 시간이 길어집니다. 이러한 추세를 전환하기 위해 Calibre는 사용자의 방법론을 조기에 전환하여 반복당 시간과 승인에 필요한 총 반복 횟수를 줄이기 위해 노력해 왔습니다. 이 세션에서는 칩 레벨 어셈블리의 모든 반복에 소요되는 시간과 엔지니어링 비용을 줄이기 위한 ML 기반 디버그와 그 적용에 대해 다룹니다.

Complexity in semiconductors is not just the process technology, it is design complexity as well. These two factors drvie longer total verification time across the entire design flow. To help turn this trend around, Calibre has been working to shift user's methodologies early with the intent to reduce time per iteration as well as total number of iterations required to get to sign-off. In this session, we will cover ML-based debug and its application to reduce the time and engineering cost for every iteration of chip-level assembly.

Yohan Seo, Siemens EDA

발표자

Yohan Seo, Siemens EDA

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준비중

커피브레이크 및 데모부스 관람

Supercharged high precision Custom IC Verification with AI-accelerated Solido Simulation Suite

인공지능(AI)은 맞Custom IC 검증을 지속적으로 혁신하여 런타임, 확장성 및 사용성 측면에서 막대한 이점을 제공함으로써 더욱 차별화된 실리콘 설계를 가능하게 합니다. 이 세션에서는 Solido Simulation Suite를 소개하고 시뮬레이터 내 AI를 포함한 Solido의 새로운 SPICE 및 FastSPICE 기술이 어떻게 기존 방법보다 훨씬 빠르게 생산 정확도 높은 결과를 제공하는지 논의합니다. 이 세션에 참석하여 여러 프로세스, 전압 및 온도(PVT) 코너에서 더 빠르고 정확한 SPICE 수준의 검증 및 분석을 달성하고 이 정보를 활용하여 고부가가치 설계 최적화 단계에 정보를 제공하는 방법을 알아보세요.

Artificial Intelligence (AI) continues to revolutionize custom IC verification enabling massive runtime, scalability and usability benefits, resulting in more differentiated silicon designs. In this session we introduce Solido Simulation Suite and discuss how Solido’s new SPICE and FastSPICE technologies, including in-simulator AI, provide production-accurate results orders of magnitude faster than traditional methods. Attend and learn how to achieve faster and more accurate SPICE-level verification and analysis, across multiple process, voltage, and temperature (PVT) corners, and utilize this information to inform high-value design optimization steps.

Pradeep Thiagarajan, Siemens EDA

발표자

Pradeep Thiagarajan, Siemens EDA

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준비중

Accelerate SoC tapeout schedules with production-ready IP & library views from AI-powered Solido Characterization Suite and Solido IP Validation

IP 검증은 시장 출시 기간과 실리콘 성공을 결정하는 핵심 요소입니다. 성공적인 SoC 테이프아웃을 위해서는 모든 설계 IP를 올바르게 선택하고, 일관성과 정확성을 위해 여러 관점(논리적, 물리적, 타이밍, SPICE 등)에서 검증해야 합니다. 이를 위해서는 IP 생산 팀과 통합 팀 모두 반복 작업당 며칠 또는 몇 주가 소요될 수 있습니다. 최적이 아닌 IP를 선택하거나 설계 단계에서 늦게 발견한 IP 문제로 인해 비용이 많이 드는 ECO interations, re-spins 또는 경쟁 지표를 충족하지 못하는 최종 제품이 발생할 수 있습니다.

이 세션에서는 Solido의 AI 기반 IP 생산, 검증 및 선택 전략이 어떻게 IP 생산 워크플로우를 가속화할 수 있는지에 대해 설명합니다. Solido Characterization Suite와 Solido IP Validation Suite는 IP 및 라이브러리 특성화, 분석, 비교, QA를 위한 포괄적인 솔루션을 제공하여 IP 및 SoC 팀이 SoC 테이프아웃 일정을 가속화하고 최종 실리콘의 전력, 성능, 면적을 개선할 수 있도록 지원합니다.

IP validation is a key factor in determining time-to-market and silicon success. For a successful SoC tapeout, all design IP must be correctly selected, and validated for multiple views (logical, physical, timing, SPICE, etc.) for consistency and correctness. This may require days or weeks per iteration by both IP production and integration teams. Suboptimal IP selection, or IP issues discovered late in design stages, can result in require costly ECO iterations, re-spins, or final products that fail to meet competitive metrics.

In this session, we discuss how AI-powered IP production, verification, and selection strategies from Solido can accelerate IP production workflows. Solido Characterization Suite and Solido IP Validation Suite provide a comprehensive solution for IP and library characterization, analysis, comparison, and QA, enabling IP and SoC teams to accelerate SoC tapeout schedules and achieve better power, performance, and area for final silicon.

Wei-Lii Tan, Siemens EDA

발표자

Wei-Lii Tan, Siemens EDA

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준비중

경품추첨 및 맺음말