Understanding Power and Dynamic IR Drop for DFT Patterns Pre-Silicon Using Veloce
DFT 패턴의 전력 관리는 칩의 고밀도, 기술 노드의 발전에 따른 VDD 축소 속도 저하, DFT 패턴의 높은 활동성으로 인해 발생하는 중요한 문제입니다. 일반적으로 DFT 패턴은 전력 관련 문제와 동적 IR 강하 문제로 인해 테스터에서 실패합니다. 이 세션에서는 선도적인 하드웨어 지원 검증 플랫폼인 Veloce를 사용하여 테스트용 설계(DFT) 패턴과 관련된 전력 영향 및 동적 IR 강하 효과를 다룹니다. DFT 패턴은 일반적으로 기능 패턴에 비해 3~4배 더 많은 활동을 생성하지만, 전력 공급 네트워크는 주로 기능 패턴을 지원하도록 설계되었습니다. 이러한 불일치는 종종 테스터의 테스트 실패로 이어져 테스트 통과를 위해 수정이 필요합니다.
Veloce를 활용하여 포괄적인 pre-silicon 분석을 수행하여 다양한 DFT 패턴에 의해 유발되는 전력 소비 및 IR 강하 특성을 평가합니다. 전력 관련 문제를 조기에 발견하고 완화하는 것이 중요하다는 것을 입증하고, 전력 효율과 IR 강하 감소를 위한 pre-silicon DFT 패턴을 식별하고 해결할 수 있는 방법론을 제시합니다. Veloce DFT 앱을 사용하면 기존 시뮬레이션보다 수천 배 빠른 속도로 DFT 패턴을 실행할 수 있습니다. Veloce Power 앱과 Veloce IR 드롭 툴은 리버티, 활동 및 SPEF 파일을 사용하여 상세한 분석을 수행하여 DFT 패턴에 대한 정확하고 통찰력 있는 정보를 제공합니다. 이 솔루션은 DFT 및 테스트 엔지니어가 pre-silicon 검증 프로세스를 개선하고 신뢰할 수 있는 DFT 패턴을 보장하며 테스트 시간을 단축할 수 있는 유용한 프레임워크를 제공합니다.
원문보기
Power management of DFT patterns is a significant problem driven by the high density of chips, the slowdown of VDD shrinkage with advancing technology nodes, and the high activity of DFT patterns. Commonly, DFT patterns fail on the tester due to power-related issues and dynamic IR drop challenges. This session addresses the power implications and dynamic IR drop effects associated with Design for Test (DFT) patterns using Veloce, the leading hardware assisted verification platform. DFT patterns typically create 3 to 4 times more activity compared to functional patterns, yet the power delivery network is primarily designed to support functional patterns. This discrepancy often leads to test failures on the tester, necessitating modifications to ensure tests pass.
By leveraging Veloce's capabilities, we conduct comprehensive pre-silicon analyses to evaluate the power consumption and IR drop characteristics induced by various DFT patterns. We demonstrate the importance of early detection and mitigation of power-related issues, presenting methodologies to identify and remedy DFT patterns for power efficiency and IR drop reduction pre-silicon. The Veloce DFT app allows for running DFT patterns thousands of times faster than traditional simulation. The Veloce Power App and Veloce IR Drop tool perform detailed analyses using Liberty, activity, and SPEF files to provide accurate and insightful information for DFT patterns. This solution offers a valuable framework for DFT and test engineers to enhance pre-silicon verification processes, ensure reliable DFT patterns, and reduce test time.
-
발표자
Amir Attarha, Siemens EDA
Robert Serphillips, Product Manager, Siemens EDA
자세히 보기
- Amir Attarha received his Ph.D. in Electrical Engineering in 2003. Since then, he has worked as a design engineer, application engineer, and product manager in various semiconductor and EDA companies. His expertise includes hardware RTL design, design for test and advanced functional verification on formal, simulation, and emulation platforms. In recent years, he has focused on power analysis and estimation of real workloads in hardware-assisted verification and hybrid environments.
Amir Attarha는 2003년에 전기공학 박사 학위를 받았습니다. 이후 다양한 반도체 및 EDA 회사에서 설계 엔지니어, 애플리케이션 엔지니어, 제품 관리자로 일했습니다. 그의 전문 분야는 하드웨어 RTL 설계, 테스트용 설계, 포멀, 시뮬레이션 및 에뮬레이션 플랫폼에서의 고급 기능 검증입니다. 최근에는 하드웨어 지원 검증 및 하이브리드 환경에서 실제 워크로드의 전력 분석 및 예측에 집중하고 있습니다.
Robert Serphillips has worked in the pre-silicon verification, post-silicon validation, and production design-for-test (DFT) fields. He has designed and debugged ATE test patterns on multiple stand-alone and SoC devices spanning close to 20 years in the semiconductor industry. The products include a mix of consumer, automotive, industrial, military, networking, and mixed signal. Robert is currently a product manager with the Siemens EDA hardware-assisted verification business unit.
Robert Serphillips는 pre-silicon verification, post-silicon validation 그리고 production design-for-test(DFT)분야에서 일해 왔습니다. 그는 반도체 업계에서 20년 가까이 여러 독립형 및 SoC 디바이스에 대한 ATE 테스트 패턴을 설계하고 디버깅했습니다. 이러한 제품에는 소비자, 자동차, 산업, 군사, 네트워킹 및 mixed-signal 등이 혼합된 제품이 포함됩니다. Robert는 현재 Siemens EDA hardware-assisted verification 부문의 의 product manager로 일하고 있습니다.
IC Design, Verification & Manufacturing
문의하기
Linkedin
facebook
Kakao