Siemens EDA Forum
Seoul 2024

Engineer a smart future with   Siemens EDA

Technical Sessions

  • Session1
    다시보기
  • High-Level Verification - What does Verification Look Like in an HLS/C-level Flow?

    HLS를 이용해 작업하고 설계를 C 레벨에서 구현할 경우의 검증은 어떤 모습인지 궁금해하는 이들이 많습니다. HLS 이후에 RTL을 입수하게 될 때까지 검증 작업을 기다린다는 것은 너무 늦고 비효율적입니다. 본 세션에서는 현재의 HLS 고객이 생산검증 환경에서 어떤 일을 달성할 수 있는지 몇 가지 예를 통해 살펴보겠습니다. 또한 보다 높은 추상화 수준에서 훨씬 더 빠르면서도 기존의 신뢰할 수 있는 검증 기법을 적용하는 포괄적 검증 방법론도 소개할 것입니다.

    When working with HLS and designs are implemented at the C-level, many have questions about what verification looks like. Waiting to verify until you have post-HLS RTL is too late and too inefficient. This session will give some examples of what current HLS customers are able to achieve in their production verification environments. It will also introduce a methodology of comprehensive verification that is an order of magnitude faster at a higher level of abstraction but still applies known and trusted verification techniques.

    발표자

    이준석 부장, Siemens EDA

    자세히 보기
    이준석 부장은 Siemens EDA HLS 기술엔지니어입니다. C/C++/SystemC과 같은 상위수준으로 기술한 function을 신속하고 효과적으로 RTL로 구현하는 Catapult HLS를 지원하고 있습니다. 특히 비디오 이미지 영상처리 및 AI/ML 분야의 어플리케이션의 HLS 구현에 많은 관심이 있습니다. 또한 RTL 설계 및 검증지원 엔지니어로 QuestaSim Simulator 기술 지원 및 디버깅, Coverage Closure, Formal Verification, SV/UVM을 지원하는 역할을 담당했습니다. 2015년 Siemens EDA에 합류하기 전에는 Camera Image Signal Processing(ISP), Memory Controller 설계, 메모리 최적화, 저전력 설계 등의 ASIC/SoC RTL 디자인 및 검증 엔지니어로 6년간 다양한 공정에서 IP개발 및 Soc 양산 경험이 있습니다. 한양대학교 전자전기공학부 학사 및 박사수료의 학위를 소지하고 있습니다.
  • Session2
    다시보기
  • Raising the Performance of Intelligent Analytics in Complex Ics

    시스템 설계자는 해당 시스템의 구축 기반인 복잡한 IC에서 무슨 일이 일어나고 있는지 이해해야 합니다. 그러기 위해서는 칩 기능에 대해 매우 세부적인 시스템 레벨의 가시성이 필요하며, 시스템 하드웨어와 소프트웨어가 실제 작동 조건에서, 그리고 개발 단계 및 배치 후에 어떻게 상호작용하는지 알아야 합니다. 이러한 종류의 분석 데이터를 기존의 작업 흐름 및 데이터 흐름에 통합시켜 시스템에 대한 통찰력의 이점을 극대화할 수 있어야 합니다. 본 프레젠테이션에서 설명할 Tessent™ Host Services 솔루션은 유연한 엔터프라이즈급의 소프트웨어 서비스 제품군으로서, 고객이 기존의 소프트웨어 작업흐름 및 데이터 인프라에서 Embedded Analytics 데이터를 신속하고 원활하게 활용할 수 있도록 지원합니다. Host Services 소프트웨어가 제공하는 최신, 최첨단의 고성능 소프트웨어 인프라를 통해 IC 개발사와 고객은 지멘스의 Tessent™ Embedded Analytics IP 고유의 기능 모니터링 및 분석 기능을 이용해 칩으로부터 귀중한 통찰력을 이끌어낼 수 있습니다.

    System architects and need to understand what is happening in the complex integrated circuits (ICs) that their systems are built on. This requires visibility into chip functionality in fine detail and at the system level, and they need understand how the system hardware and software interact under real operating conditions, during the development phase and after deployment. This kind of analytics data must be integrated into existing work flows and data flows to enable the maximum benefit of the system insights. This talk will describe the Tessent™ Host Services solution, a flexible, enterprise-grade suite of software services that helps customers rapidly and seamlessly leverage Embedded Analytics data in their existing software workflows and data infrastructure. Host Services software provides a modern, state-of the-art and highly performant software infrastructure that allows IC developers and their customers derive valuable insights from chips enabled with the unique functional monitoring and analysis capabilities of Siemens’ Tessent™ Embedded Analytics IP

    발표자

    이수용 전무, Siemens EDA

    자세히 보기
    이수용 전무는 Siemens EDA Tessent 소속 Account Technical Manager로서 Tessent DFT 및 Embedded Analytics 제품의 기술 영업을 담당 하고 있습니다.
  • Session3
    다시보기
  • Veloce proFPGA prototyping solution enables early FW/SW development

    본 세션에서 설명드릴 내용은 Veloce proFPGA 데스크탑/랩 프로토타이핑 플랫폼의 추가가 Veloce 에뮬레이션 및 엔터프라이즈 프로토타이핑 플랫폼에 대한 보안책으로서뿐만 아니라 독립형의 고속 하드웨어 플랫폼으로도 설계되었다는 것입니다. 이제는 소프트웨어 엔지니어들이 랩과 현장에서 OS를 부팅하고 프로덕션 소프트웨어를 검증할 수 있는 능력을 칩이 주어지기 훨씬 전부터 갖추게 된 것입니다. 어떻게 해서 Veloce proFPGA 플랫폼 아키텍처와 그 소프트웨어를 통해 FW/SW의 조기 개발, 높은 디버깅 생산성 및 높은 시스템 유연성이 가능해지는지 확인하십시오.

    This session explains how adding the Veloce proFPGA desktop/lab prototyping platform has been designed as a complement to the Veloce emulation and enterprise prototyping platforms as well as a standalone, high speed hardware platform. That means that software engineers have now the performance available for booting the OS and verify production software in the lab and on the field well before silicon availability. You will learn how the Veloce proFPGA platform architecture and its software makes possible earlier FW/SW development, high debug productivity and high system flexibility.

    발표자

    Martin Langner, Global Account Technology Manager, Veloce proFPGA, Siemens EDA

    자세히 보기
    Martin Langner는 Veloce proFPGA 제품의 Siemens EDA 글로벌 ATM입니다. 그는 15년 이상의 EDA 경력을 가지고 있으며, 10년간 FPGA 기반 프로토타이핑 솔루션을 기반으로 하는 하드웨어 및 소프트웨어 가속 솔루션의 전문가입니다.
  • 14:45 - 15:10
  • 커피브레이크 및 데모부스 관람

  • Session4
    다시보기
  • Unlock the Potential of Digital Methodologies with Symphony for Improved AMS Verification Throughput and Debug Productivity

    아이디어로 시작해서 까다로운 성능 및 전력 사양에 부응하는 높은 수율의 칩에 이르기까지, 혼성신호 SoC를 설계하기 위해서는 다양한 분야에 걸친 지식과 수많은 설계 그룹 내의 협력이 요구됩니다. 이러한 SoC의 검증은 설계 내 하위 설계의 다양한 각 클래스에 대해 수많은 고유의 방법론을 적용하는 기술이 되었습니다. 디지털 검증 방법론은 제한적 무작위 검증, 커버리지 기반 검증, 어서션, 형식 검증 및 지능형 테스트 벤치 자동화와 같은 신기술의 등장과 함께 발전해왔지만, 아날로그 및 혼성신호 검증 방법론은 변화하는 혼성신호 SoC 환경을 따라잡느라 고전해왔습니다. 이는 혼성신호 분야에 이러한 방법론을 지원할 지식이나 표준, 또는 EDA 기술이 결여되어 있기 때문일 수 있습니다. 하향식 디지털 방법론의 장점을 인식하여 아날로그 및 혼성신호 설계의 기능 검증에 디지털 검증 기법을 채택하려는 패러다임 변화가 일어나고 있습니다. 본 세션에서는 Siemens EDA Symphony 플랫폼으로 이러한 디지털 중심적 검증 방법론의 잠재력을 끌어내 혼성신호 SoC의 검증 처리속도와 디버깅 생산성을 향상시키는 방법을 살펴봅니다.

    Designing a Mixed Signal SoC from an idea to high-yielding silicon that meets challenging performance and power specifications requires cross-disciplinary knowledge and cooperation within many design groups. Verification of these SoC has become an art of applying many unique methodologies for each of the different classes of sub-design within a design. Though digital verification methodologies have evolved with the advent of new technologies such as constrained-random, coverage driven, assertion, formal and intelligent testbench automation, analog and mixed-signal verification methodologies have struggled to keep pace with the changing landscape of mixed-signal SoC. This could be due to a lack of knowledge, lack of standards, or lack of EDA technologies to support these methodologies in mixed-signal domain. Recognizing the advantages of a top-down digital methodology, there is a paradigm shift happening to adopt digital verification techniques for functional verification of analog and mixed-signal designs. In this session, we will discuss how to unlock the potential of these digital-centric verification methodologies with Siemens EDA Symphony platform to improve mixed-signal SoC verification throughput and debug productivity.

    발표자

    임택규 이사, Siemens EDA

    자세히 보기
    임택규 이사는 Siemens EDA AMS 사업부의 Application Engineer Consultant로서 Analog 및 Mixed simulation solution을 위한 AFS/ELDO 및 Symphony 제품에 대한 기술 지원을 담당하고 있습니다.
  • Session5
    다시보기
  • Lint and Advanced Lint as a Sleep Aid

    프로그램 마감일이 다가오는 가운데 밤 늦게까지 RTL 업데이트 작업을 하느라 지치셨습니까? 테스트되지 않은 RTL 상의 간단한 문제로 인해 발생한 버그를 해결하기 위해 늦게까지 일하느라 지치셨습니까? RTL 디자이너만을 위해 개발된 최신 수면 보조장치에 대해 살펴보겠습니다. 그 중에 첫 번째 제품은 숙면을 취할 수 있도록 도와주며, 테스트 벤치를 사용할 수 없는 신규 개발 초기에 고품질의 코드를 작성해야 하는 불확실성으로 인한 스트레스를 완화시켜 줍니다. 두 번째 툴은 첨단 수면보조 장치로서, 최종 납품 일정이 다가와도 푹 잘 수 있도록 해줍니다.

    Tired of late nights updating your RTL as your program nears a deadline? Tired of working late closing bugs that are caused by simple issues on untested rtl? Let’s talk about the latest sleep aids created specifically for RTL designers. The first of these products will help you sleep soundly and alleviate the stress that comes with the uncertainty of delivering high quality code early in a new development, when there’s no testbench available. The second tool is an advanced sleep aid that ensures you get a good nights rest as you near your final delivery milestones.

    발표자

    방실이 차장, Siemens EDA

    자세히 보기
    방실이 차장은 현재 Siemens EDA에서 Application Engineer로서 Questa Design Solution 제품인 CDC/RDC, Lint 등의 기술 지원을 담당하고 있습니다. 이전에는 수년간 Samsung Display에서 IP 디자인 및 검증 엔지니어로 근무하였습니다.
  • 16:20 - 16:30
  • 경품추첨 및 맺음말