등록 및 데모부스 관람

Welcome Speech 

김준환 대표이사, Siemens EDA Korea

Siemens EDA Keynote Speech : Enabling Imagination - A New Era of System Design

반도체 기반 제품에 대한 사회적 수요가 폭발적으로 증가하면서 반도체는 이제 전 세계 지정학적 논란의 중심에 있습니다. 반도체가 거의 모든 분야에서 핵심 제품 차별화를 주도하고 있는 지금, 고품질 첨단 반도체 공정과 첨단 이기종 패키징 에코시스템의 광범위한 가용성은 귀사의 성공에 매우 중요합니다. 본 세션에서는 Siemens가 어떻게 첨단 제조, AI로 강화된 설계 자동화 기술 그리고 개방형 에코시스템 지원을 통해 차세대 설계를 가능하게 할 수 있는지 논의합니다.

Exploding societal demand for semiconductor-enabled products means that semiconductors are now a central part of the worldwide geopolitical discussion. With semiconductors now driving core product differentiation in virtually all areas, broad availability of high-quality leading-edge semiconductor processes and an advanced heterogeneous packaging ecosystem is critical to your success. Let’s explore how Siemens are delivering advanced manufacturing, AI enhanced design automation tooling, and open ecosystem enablement – to enable your next generation of designs.

발표자

Mike Ellow CEO, Siemens EDA Silicon Systems

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Mike Ellow는 지멘스 디지털 인더스트리의 사업 부문인 지멘스 디지털 인더스트리 소프트웨어의 지멘스 EDA Silicon System 부문의 CEO입니다. 그는 Siemens EDA(이전 Mentor Graphics) Integrated Circuit Solutions (집적 회로 솔루션, ICS) R&D와 EDA 글로벌 영업을 이끌고 있습니다. Mike Ellow는 2014년 8월부터 지멘스 EDA 영업을, 2023년부터는 지멘스 EDA ICS R&D의 수장으로 있으며, 30년간의 영업 및 기술 관리 경력을 기반으로 강력한 영업 및 엔지니어링 팀을 구축하였습니다. 또한 긍정적이고 예측 가능한 결과로 입증된 실적을 보여주고 있습니다. 이러한 성과는 고객의 성공에 집중하는 기반 위에 구축되었습니다. Mike Ellow는 2014년 3월 멘토 그래픽스가 버클리 디자인 오토메이션을 인수하면서 합류하여 글로벌 영업 담당 부사장을 역임했습니다. 그 전에는 Cadence Design Systems에서 북미, 유럽, 인도의 영업을 총괄하는 등 다양한 직책을 역임했으며, 북미 영업 부문 부사장을 마지막으로 역임했습니다. Cadence 이전에는 다양한 산업 분야에서 관리, 마케팅, 엔지니어링 직책을 역임했습니다. 그는 Hughes Aircraft 에서 전기 엔지니어로 경력을 시작했습니다. Mike Ellow는 Lehigh University에서 학사, Southern California 에서 석사, California State University, Fullerton 캠퍼스에서 MBA를 취득했습니다.

Invited Keynote Speech : Samsung Foundry Advanced Technology and Design Platform Readiness

반도체 산업에서의 급속한 기술 발전은 새로운 공정 기술과 설계 플랫폼의 혁신을 요구하며, 이는 제품 성능과 시장 경쟁력에 중대한 영향을 미치고 있습니다. 특히 AI 반도체 시장의 빠른 성장과 더불어 테이터 처리량이 급증하고 있으며, 이를 지원하기 위해 삼성파운드리는 최첨단의 공정, 설계 그리고 EDA solution 을 제공할 준비가 되어 있습니다. 본 키노트에서는 AI 반도체의 설계 및 성능 향상에 필요한 삼성 파운드리의 (1) 최신 SF2, SF3 공정 특징 및 로드맵, (2) PPA 최적화 위한 삼성 파운드리의 DTCO 및 Muti-Die Integration(MDI) , 그리고 (3) 최신 PDK 기능 등을 소개하고 이의 구현을 위한 지멘스 EDA 와의 소중한 파트너쉽을 강조하고자 합니다.

발표자

이성재상무, Samsung Electronics

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이성재 상무는 삼성 파운드리의 PDK 개발팀을 이끌며 공정팀, 설계 고객 및 EDA 파트너와 긴밀히 협력하여 삼성 파운드리의 모든 CMOS 기술을 위한 고품질 PDK 솔루션을 개발하고 있습니다.
2021년 삼성 파운드리에 입사하기 전 이성재 상무는 IBM에서 엔지니어링 및 관리직을 맡아 IBM의 첨단 CMOS 기술의 컴팩트 모델링에 주력했으며, IBM 제품을 위한 고속 아날로그 회로를 설계 및, IBM EDA 그룹에서 고성능 마이크로프로세서 설계를 위한 타이밍, 노이즈 및 전력망 분석 툴을 개발했습니다.
이성재 상무는 대한민국 서울 서울대학교에서 전기공학 학사 학위를, 미국 인디애나주 웨스트 라파예트의 퍼듀대학교에서 석사 및 박사 학위를 받았습니다.

Invited Keynote Speech : 반도체 설계에서의 CI/CD, Shift-Left

CI/CD 와 Shfit-Left 는 소프트웨어 설계에서 최종산출물의 품질 향상 및 개발 효율성을 증대하기 위해 널리 사용되고 있는 개념입니다. 최근에는 반도체 설계에서도 CI/CD 및 Shift-Left 의 개념을 적용하여, 개발 생산성을 높이기 위한 노력을 다양하게 시도하고 있습니다. 반도체 설계에서 이런 개념이 어떻게 적용될 수 있는지 살펴보고, Digital Front-End Designer 관점에서 이를 더 효율적으로 적용할 수 있는 방법에 대한 고민과 제안들에 대해서 공유하도록 하겠습니다.

발표자

이상헌연구위원, LG Electronics

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이상헌 연구위원은 현재 LG전자 SoC 센터에서 2011년부터 근무하고 있으며, MPEG Video Codec 표준화와 Video Compression Algorithm 개발 뿐 아니라 MPEG / AOM Video Encoder/Decoder IP 설계와 Frame Compression 및 Low Latency Video Codec IP 설계 등을 담당하고 있습니다. 이상헌 연구위원은 서울대학교 전기공학부에서 학사(2005년)와 박사(2011년) 학위를 받았습니다.

점심식사 및 데모부스 관람

How AI is changing every aspect of EDA

업계에서는 AI에 대한 과대 광고가 많지만, 그 이면의 현실은 AI가 반도체 설계의 거의 모든 측면에 영향을 미치고 있다는 것입니다. 그러나 범용 AI 솔루션을 도입하여 EDA에 적용하기에는 리스크가 너무 크고, 허용 가능한 오류가 10억분의 1(또는 1조)에 달하는 경우 환각은 용납되지 않습니다. 따라서 사용자가 신뢰할 수 있는 결과를 제공하고 작업을 완료하는 데 필요한 전체 리소스를 줄여주는 검증 가능한 AI 솔루션이 필요합니다. Siemens EDA에서는 검증 가능한 AI를 활용하여 설계 및 검증 프로세스의 거의 모든 측면을 가속화할 수 있었습니다. 이 프레젠테이션에서는 EDA 애플리케이션에서 AI의 요구 사항과 최신 기술을 살펴봅니다. 트랜지스터 레벨 시뮬레이션부터 시작하여 설계의 모든 측면에 미치는 AI의 영향에 대해 살펴볼 것입니다.

Liberty models, or .libs, are an essential component for static timing analysis (STA)-based methodologies such as synthesis, place-and-route, as well as full-chip signoff timing and power analysis. Modern digital flows rely heavily on characterized .libs of standard cells, IOs, memories and custom blocks. Because of this, correct and accurate .libs are crucial for a successful production tape-out. Traditional library characterization and validation techniques are no longer able to scale to meet production and schedule needs, due to increased volume and complexity of characterized data, including the large number of process, voltage, and temperature (PVT) corners required, as well as Liberty Variation Format (LVF) for statistical .lib data. .lib Characterization runtime across the many PVT corners required can be a potential bottleneck for chip tapeouts, while undetected errors lead to valuable engineering time spent debugging design closure and convergence issues, as well as potential for silicon failure. In this presentation, we show how Solido Generator enables .lib production of new PVT corners 100X faster than traditional methods. We also discuss how Solido Analytics verifies accuracy and correctness of .libs automatically, and provides power, performance, and area analysis for .libs. These technologies help reduce .lib production and verification cycles from weeks to hours, resulting in better quality timing libraries, and faster, more predictable tape-out schedules.

발표자

Jeff Dyck, Senior Director of Engineering, Siemens EDA

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Jeff Dyck은 Siemens EDA의 엔지니어링 Sr, Director로 Custom IC Verification(CICV) 사업부의 4개 소프트웨어 제품 라인과 EDAi 팀의 R&D를 담당하고 있습니다. 지멘스에 합류하기 전에는 Solido Design Automation 엔지니어링 부사장으로 재직하며 Solido의 R&D 팀을 이끌고 Solido의 제품 라인을 관리했으며 Solido의 AI 기술을 공동 발명했습니다. Solido는 2017년에 Siemens에 인수되었습니다. Jeff는 현재 Solido의 제품 및 그 밖의 분야에서 AI 기술을 발전시키고 독보적으로 차별화된 새로운 AI 가속 툴을 개발하는 데 힘쓰고 있습니다.

Introducing Smart Verification: Unleashing the Potential of AI Within Functional Verification

Smart Verification은 AI/ML의 힘을 활용하여 기존의 휴리스틱과 분석 알고리즘을 대체하는 더 빠른 엔진으로 기능 검증을 혁신하고, 새로운 생성, 분석 및 디버그 기능으로 엔지니어의 생산성을 높이고, 예측 기술을 통해 워크로드를 줄여 검증을 간소화하고 또 가속화합니다. 본 세션에서는 Siemens EDA의 포트폴리오에서 Functional Verification의 AI/ML 애플리케이션에 대한 포괄적인 개요를 소개하고 고객이 Siemens EDA와 함께 현재의 검증 과제를 해결할 수 있는 방법을 논의합니다.

Leveraging the power of AI/ML, Smart Verification revolutionizes functional verification with faster engines to replace classic heuristics and analytics algorithms, enable engineers to be more productive with new creation, analysis and debug capabilities, and reduce workloads with predictive technologies to streamline and accelerate verification. We will present a comprehensive overview of AI/ML applications in functional verification in our portfolio and encourage our customers to discuss with us how they can address your verification challenges.

발표자

Darron May, Product Manager, Siemens EDA

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Darron May는 검증 관리, 디버그 및 커버리지 솔루션 설계 아키텍처를 담당하고 있는 Product Manager입니다. 그는 최근 새로운 협업 데이터 기반 검증 솔루션인 Verification IQ의 출시를 주도했으며, 현재 기능 검증 포트폴리오에 AI/ML을 통합하는 작업을 주도하고 있습니다. 그는 전자 산업에서 30년 이상 보드, FPGA, 칩 설계 및 검증은 물론영업 지원, 애플리케이션, 컨설팅, 기술 마케팅을 아우르는 경력을 쌓았습니다. 멘토/지멘스에서 근무하기 전에는 데이터 통신 및 EDA 업계에서 엔지니어링 및 애플리케이션 직책을 맡았습니다.

Faster PV closure with ML-enhanced debug in Calibre

반도체의 복잡성은 공정 기술뿐만 아니라 설계의 복잡성도 포함합니다. 이 두 가지 요소로 인해 전체 설계 흐름에서 총 검증 시간이 길어집니다. 이러한 추세를 전환하기 위해 Calibre는 사용자의 방법론을 조기에 전환하여 반복당 시간과 승인에 필요한 총 반복 횟수를 줄이기 위해 노력해 왔습니다. 이 세션에서는 칩 레벨 어셈블리의 모든 반복에 소요되는 시간과 엔지니어링 비용을 줄이기 위한 ML 기반 디버그와 그 적용에 대해 다룹니다.

Complexity in semiconductors is not just the process technology, it is design complexity as well. These two factors drvie longer total verification time across the entire design flow. To help turn this trend around, Calibre has been working to shift user's methodologies early with the intent to reduce time per iteration as well as total number of iterations required to get to sign-off. In this session, we will cover ML-based debug and its application to reduce the time and engineering cost for every iteration of chip-level assembly.

발표자

서요한, Sr. Application Engineer, Siemens EDA

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서요한 과장은 반도체 산업에서 10년의 경력을 가진 Sr. Application Engineer입니다. Siemens EDA에서 일하기 전, 국내 Foundry 기업에서 6년 동안 PDK 개발자로 일하며 Siemens EDA, Cadence, Synopsys 등 다양한 EDA 회사의 DRC, LVS, PEX와 같은rule deck을 개발한 경험을 보유하고 있습니다. 현재는 Siemens EDA의 Calibre Design Solution Team에서 근무하며 Calibre DRC, SmartFill, Pattern Matching, Multi patterning, DFM 등 Physical Verification(PV)에 대한 기술 지원을 담당하고 있습니다. 서요한 님은 반도체 설계 검증 분야에서 깊은 전문성을 바탕으로 최적의 solution을 제공하고 있으며, 끊임없이 변화하는 기술 환경 속에서 고객의 요구에 부응하는 탁월한 지원을 이어가고 있습니다.

커피브레이크 및 데모부스 관람

Supercharged high precision Custom IC Verification with AI-accelerated Solido Simulation Suite

인공지능(AI)은 Custom IC 검증을 지속적으로 혁신하여 런타임, 확장성 및 사용성 측면에서 막대한 이점을 제공함으로써 더욱 차별화된 실리콘 설계를 가능하게 합니다. 이 세션에서는 Solido Simulation Suite를 소개하고 시뮬레이터 내 AI를 포함한 Solido의 새로운 SPICE 및 FastSPICE 기술이 어떻게 기존 방법보다 훨씬 빠르게 생산 정확도 높은 결과를 제공하는지 논의합니다. 이 세션에 참석하여 여러 프로세스, 전압 및 온도(PVT) 코너에서 더 빠르고 정확한 SPICE 수준의 검증 및 분석을 달성하고 이 정보를 활용하여 고부가가치 설계 최적화 단계에 정보를 제공하는 방법을 알아보세요.

Artificial Intelligence (AI) continues to revolutionize custom IC verification enabling massive runtime, scalability and usability benefits, resulting in more differentiated silicon designs. In this session we introduce Solido Simulation Suite and discuss how Solido’s new SPICE and FastSPICE technologies, including in-simulator AI, provide production-accurate results orders of magnitude faster than traditional methods. Attend and learn how to achieve faster and more accurate SPICE-level verification and analysis, across multiple process, voltage, and temperature (PVT) corners, and utilize this information to inform high-value design optimization steps.

발표자

Pradeep Thiagarajan, Principal Product Manager, Siemens EDA

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Pradeep Thiagarajan은 Siemens EDA에서 SPICE, fast SPICE 및 Mixed-signal 기술을 포함한 Custom 시뮬레이션 제품을 담당하는 수석 제품 관리자입니다. 그는 반도체 업계에서 23년 이상 아날로그 IP 설계, SoC 프로그램 관리, EDA 제품 관리 및 마케팅 분야에서 다양한 경력을 쌓았습니다. 현재 그는 IC 엔지니어링 경험을 EDA 소프트웨어 업계로 옮겨 검증 기술을 발전시키고 있습니다. 미네소타 대학교에서 전기 공학 석사 학위를 받았으며 41개의 미국 특허를 보유하고 있습니다.

Accelerate SoC tapeout schedules with production-ready IP & library views from AI-powered Solido Characterization Suite and Solido IP Validation

IP 검증은 시장 출시 기간과 실리콘 성공을 결정하는 핵심 요소입니다. 성공적인 SoC 테이프아웃을 위해서는 모든 설계 IP를 올바르게 선택하고, 일관성과 정확성을 위해 여러 관점(논리적, 물리적, 타이밍, SPICE 등)에서 검증해야 합니다. 이를 위해서는 IP 생산 팀과 통합 팀 모두 반복 작업당 며칠 또는 몇 주가 소요될 수 있습니다. 최적이 아닌 IP를 선택하거나 설계 단계에서 늦게 발견한 IP 문제로 인해 비용이 많이 드는 ECO interations, re-spins 또는 경쟁 지표를 충족하지 못하는 최종 제품이 발생할 수 있습니다.

이 세션에서는 Solido의 AI 기반 IP 생산, 검증 및 선택 전략이 어떻게 IP 생산 워크플로우를 가속화할 수 있는지에 대해 설명합니다. Solido Characterization Suite와 Solido IP Validation Suite는 IP 및 라이브러리 특성화, 분석, 비교, QA를 위한 포괄적인 솔루션을 제공하여 IP 및 SoC 팀이 SoC 테이프아웃 일정을 가속화하고 최종 실리콘의 전력, 성능, 면적을 개선할 수 있도록 지원합니다.

IP validation is a key factor in determining time-to-market and silicon success. For a successful SoC tapeout, all design IP must be correctly selected, and validated for multiple views (logical, physical, timing, SPICE, etc.) for consistency and correctness. This may require days or weeks per iteration by both IP production and integration teams. Suboptimal IP selection, or IP issues discovered late in design stages, can result in require costly ECO iterations, re-spins, or final products that fail to meet competitive metrics.

In this session, we discuss how AI-powered IP production, verification, and selection strategies from Solido can accelerate IP production workflows. Solido Characterization Suite and Solido IP Validation Suite provide a comprehensive solution for IP and library characterization, analysis, comparison, and QA, enabling IP and SoC teams to accelerate SoC tapeout schedules and achieve better power, performance, and area for final silicon.

발표자

Wei-Lii Tan, Director of Product Management, Siemens EDA

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Wei-Lii Tan 은 Solido의 AI 지원 검증 및 특성화, IP 검증 제품 라인을 담당하는 Siemens DISW의 Custom IC Verificaiton 사업부 제품 관리 디렉터입니다. Wei-Lii는 반도체 및 EDA 분야에서 16년의 경력을 쌓았으며 디지털 및 아날로그 방법론을 모두 다뤄왔습니다. 그는 미시시피 주립대학교에서 전기 공학 석사 학위를, 산타 클라라 대학교에서 경영학 석사 학위를 받았습니다.

경품추첨 및 맺음말