Exploring the Power of Solido’s AI-powered Environment: From Schematic to High-Sigma Verification

최신 IC 설계에서는 증가하는 복잡성과 엄격한 요구사항을 관리하기 위해 점점 더 정교한 기술이 요구됩니다. 이 세션에서는 Solido의 AI 기반 환경이 맞춤형 IC 설계 워크플로를 혁신하는 방법을 소개합니다. S-Edit, L-Edit 및 Solido Design Environment의 시너지 효과를 살펴보면서 AI 기술이 어떻게 설계 공정을 간소화하고 단순한 반복 작업을 자동화하며 더 지능적인 의사결정을 가능하게 하는지 확인해 봅니다. 참석자들은 이 통합 플랫폼이 어떻게 설계 사이클을 가속화하고 품질을 개선하며 현재 IC 개발의 주요 과제를 극복하는 데 기여하는지 이해하게 될 것입니다.

Modern IC design demands increasingly sophisticated technologies to manage growing complexity and stringent requirements. This session introduces how Solido's AI-powered environment revolutionizes custom IC design workflows. We'll explore the synergistic capabilities of S-Edit, L-Edit, and Solido Design Environment, demonstrating how AI technology streamlines design processes, automates routine tasks, and enables more intelligent decision-making. Attendees will gain insights into how this integrated platform accelerates design cycles, improves quality, and helps overcome key challenges in contemporary IC development.

발표자

Mohamed Atoua, Siemens EDA

Engineering Tomorrow: Smart Verification Solutions with AI-Powered Solido Simulation Suite

반도체 산업은 GAA, 3DIC 패키징, 포토닉스(photonics) 통합 등 기술의 급속한 발전으로 다양한 시나리오와 애플리케이션에서 시뮬레이션 복잡성이 기하급수적으로 증가하고 있습니다. 집적회로(IC)가 자율주행 차량부터 엣지 AI 기기까지 모든 것을 구동하는 시대에 기존의 일괄 적용 검증 접근 방식은 다양한 시장 세그먼트의 요구사항을 충족시키지 못하고 있습니다. 이 발표에서는 고성능 컴퓨팅부터 안전이 중요한 자동차 시스템, IoT 기기부터 고급 무선 애플리케이션까지 다양한 분야의 과제를 해결하기 위해 특별히 설계된 차세대 Solido Simulation Suite를 소개합니다. Siemens의 혁신적인 AI 가속화 기술은 SPICE, FastSPICE, 혼합 신호, 생성형/에이전트형 AI 솔루션을 제공하며, 다양한 산업 요구사항을 지능적으로 해결하면서도 타협 없는 정확성을 유지합니다. Siemens EDA 도구와 완벽하게 통합되는 Siemens의 혁신적인 플랫폼은 각 시장 세그먼트의 독특한 과제를 해결하기 위한 맞춤형 기능을 통해 IC 검증 방식을 혁신합니다.

The semiconductor industry is experiencing unprecedented advancement with technologies like GAA, 3DIC packaging, and photonics integration, driving exponential growth in simulation complexity across diverse scenarios and applications. In an era where integrated circuits power everything from autonomous vehicles to edge AI devices, traditional one-size-fits-all verification approaches no longer meet the demands of diverse market segments.
This presentation introduces our next-generation Solido Simulation Suite, specifically engineered to address unique challenges across multiple domains - from high-performance computing to automotive safety-critical systems, and from IoT devices to advanced wireless applications. Our groundbreaking AI-accelerated technologies deliver targeted SPICE, FastSPICE, mixed-signal, and Generative/Agentic AI solutions that intelligently address various industry requirements while maintaining uncompromising accuracy. Through seamless integration with other Siemens EDA tools, our innovative platform transforms IC verification with purpose-built capabilities that tackle the distinct challenges of each market segment.

발표자

Pradeep Thiagarajan, Siemens EDA

Early Bug Detection and High-Confidence IP Sign-Off with the Solido IP Validation Suite

현재의 SoC 설계 환경에서 Design IP는 논리, 타이밍, 물리, 전기 등 상호 의존적인 다중 뷰를 통해 제공되며 여러 버전에 걸쳐 지속적으로 진화합니다. 이러한 뷰 간의 탐지되지 않은 불일치나 IP 리비전 간 회귀는 설계 후기 단계의 실패, 비용이 많이 드는 설계 변경, 테이프아웃 지연으로 이어질 수 있습니다. 이 세션에서는 다중 뷰 검증을 위한 Solido Crosscheck와 버전 간 비교를 위한 IPdelta를 결합한 Solido IP Validation Suite를 활용한 프로덕션 환경에서 검증된 포괄적인 IP 검증 접근 방식을 소개합니다. Solido IP Validation Suite는 통합 및 사인오프 전에 구조적 불일치, 데이터 누락, 형식 간 오류를 조기에 탐지하여 각 이터레이션에서 일관되고 신뢰할 수 있는 IP 릴리스를 보장합니다. 팀이 어떻게 모든 IP 유형과 기술에 걸쳐 IP 검증을 확장하고 납품 속도를 가속화하며 한 번에 설계를 성공시킬 수 있는지 실제 사례를 통해 살펴봅니다.

In today’s SoC design landscape, Design IP is delivered across multiple interdependent views such as logical, timing, physical, and electrical, and it continuously evolves across versions. Undetected inconsistencies between these views or regressions between IP revisions can result in late-stage design failures, costly ECOs, and delayed tapeouts. This session presents a production-proven approach to comprehensive IP Validation using the Solido IP Validation Suite, which combines Solido Crosscheck for multi-view validation and IPdelta for version-to-version comparison. The suite enables early detection of structural mismatches, missing data, and cross-format errors well before integration and signoff, ensuring a consistent and reliable IP release at every iteration. Through real-world examples, we will demonstrate how teams can scale IP Validation across all IP types and technologies, accelerate delivery, and achieve first-pass silicon success with confidence.

발표자

Mohamed Atoua, Siemens EDA

Accelerating IC Design and Verification Productivity with Advanced Generative and Agentic AI

Solido GenAI는 IC 개발 가속화, 생산성 향상, 더 빠른 출시를 가능하게 하는 혁신적인 생성형 및 에이전트형 AI 기술을 통해 맞춤형 IC 설계 및 검증 분야의 패러다임을 전환합니다. 이 혁신 기술은 아키텍처 탐색부터 프로토타이핑, 설계 후 워크플로까지 맞춤형 IC 개발 프로세스의 각 단계에 맞춤형으로 설계됩니다. 엔지니어링팀은 직관적인 자연어 상호작용을 통해 복잡한 검증 프로세스를 자동화하고 고급 추론 기술을 적용하여 복잡한 IC 개발 문제를 신속하게 식별하고 해결함으로써 생산성을 수십 배 향상시킬 수 있습니다. Solido GenAI의 혁신적인 기능이 어떻게 IC 설계 및 검증을 혁신하는지 함께 확인해 보세요. 자동화된 설정부터 지능형 디버깅, 고급 데이터 마이닝부터 자동화된 보고서에 이르기까지, Siemens는 IC 개발에서 가능성의 한계를 재정의하고 있습니다. Siemens의 통합 솔루션을 직접 체험해 보고 엔지니어들이 설계 우수성의 새로운 차원을 달성하는 데 이 솔루션이 어떻게 기여하는지 확인해 보세요.

Solido GenAI is set to transform the landscape of Custom IC design and verification with its groundbreaking Generative and Agentic AI capabilities to accelerate IC development, boost productivity, and bring your vision to market faster than ever. This innovative technology is uniquely tailored to each phase of the custom IC development process, from architecture exploration through prototyping to post-design workflows. It empowers engineering teams to achieve orders of magnitude productivity gains by automating complex verification processes through intuitive natural language interactions and applying sophisticated reasoning to quickly identify and resolve complex IC development challenges. Join us in discovering how Solido GenAI’s innovative functional capabilities are revolutionizing IC design and verification. From automated setups to intelligent debugging, from advanced data mining to automated reporting, we're redefining what's possible in IC development. Experience firsthand how our integrated solution is helping engineers achieve new heights of design excellence.

발표자

Sathish Balasubramanian, Siemens EDA

Transforming Electronic Design with Siemens EDA AI System

Siemens EDA AI 시스템은 칩 및 PCB 설계용으로 특별히 설계된 산업용 보안 AI 시스템으로, EDA 워크플로 전반에 걸쳐 고급 생성형 및 에이전트형 AI 기능을 제공합니다. 이 시스템은 자연어 명령을 통해 검증 워크플로를 실행하는 AI 에이전트를 활용해 칩 설계자가 문서 및 매뉴얼을 빠르게 분석해 인사이트를 추출하고 테스트 벤치, 코드 스크립트 및 DRC 준수 레이아웃을 생성하며 설계를 최적화하도록 지원함으로써 전례 없는 생산성 향상을 지원합니다. Siemens EDA AI 시스템은 멀티모달 데이터 레이크를 기반으로 RTL에서 GDSII까지 다양한 EDA 형식을 처리하여 강력한 데이터 플라이휠(data flywheel)을 생성합니다. 또한 고객이 자체 문서, IP 및 파운드리 PDK를 데이터 레이크에 통합하고 EDA AI 시스템을 맞춤화하기 위해 다중 최상위 LLM 또는 기타 AI 모델 중에서 선택할 수 있기 때문에 이러한 피드백 루프가 더욱 강화됩니다. 이 시스템은 엔터프라이즈급 보안과 유연한 배포 옵션(온프레미스 또는 고객 호스팅 클라우드)을 통해 제3자 의존성을 제거하고 데이터 주권을 유지합니다. GUI, 명령줄, 웹 인터페이스를 통해 액세스할 수 있는 Siemens EDA AI 시스템은 기존 EDA 환경에 AI를 원활하게 통합하여 EDA의 다음 시대를 열어줄 것입니다.

Siemens EDA AI System is a purpose-built industry and secure AI system for chip and PCB design that enables advanced generative and agentic AI capabilities across the EDA workflow. It delivers unparalleled productivity boosts with features empowering chip designers to quickly analyze documents and manuals to extract insights, generate test benches, code scripts, and DRC-clean layouts, and optimize designs through AI agents executing verification workflows via natural language commands. Siemens EDA AI System is powered by a multimodal data lake, processes diverse EDA formats (i.e., from RTL to GDSII) to create a strong data flywheel. This feedback loop is further strengthened as customers can integrate their own documents, IP and foundry PDKs into the data lake, while choosing from multiple best-in-class LLM or other AI models for customizing the EDA AI system. With enterprise-grade security and flexible deployment options (on-premises or customer-hosted cloud), it eliminates third-party dependencies and preserves data sovereignty. Accessible via GUI, command-line, and web interfaces, Siemens EDA AI System seamlessly embeds AI into existing EDA environments and is set to usher us into the next era of EDA

발표자

Sathish Balasubramanian, Siemens EDA

Designing Tomorrow’s Neural Networks with Today’s Tools - Edge AI with Catapult AI/NN

인공지능이 부상하고 딥러닝이 대중화되며 산업 환경이 지속적으로 진화하는 가운데, 유연하고 효율적인 도구에 대한 수요는 그 어느 때보다 높습니다. 알고리즘이 복잡해질수록 실행 시간과 에너지 소비는 기하급수적으로 증가합니다. 특정 수학적 연산에 오랫동안 사용되어 온 맞춤형 하드웨어 가속기는 최신 애플리케이션의 연산 및 전력 요구사항을 관리하는 데 필수적입니다. 하드웨어 가속기는 복잡한 연산을 수십 배 빠르게 수행할 수 있지만, 문제는 수동 설계·검증 과정이 어렵고 시간이 많이 소요된다는 점입니다. Catapult AI.NN은 Keras, TensorFlow, PyTorch와 같은 AI 프레임워크에서 작성된 Python 코드를 RTL로 변환하는 기능을 통해 기존의 C-to-RTL 고수준 합성(HLS)을 능가합니다. 또한 에너지와 성능 모두에서 효율적인 하드웨어를 생성하기 위한 설계 탐색 기능을 제공합니다. 다양한 컴퓨터 비전 제품에 널리 사용되는 컨볼루션 신경망(CNN)은 Catapult AI.NN의 좋은 사용 사례 중 하나입니다. 이 세션에서는 간단한 MNIST 예제를 통해 그 사용 방법을 소개합니다.

With the rise of artificial intelligence, the popularization of deep learning, and a constantly evolving industry, the demand for flexible and efficient tools has never been greater. As algorithms grow more complex, their runtime and energy consumption increase exponentially . Customized hardware accelerators, long used for specific mathematical operations, remain essential for managing modern applications' computational and power demands. Hardware accelerators can speed up complex computations by orders of magnitude, but their manual design and verification processes are often challenging and time-consuming. Catapult AI.NN goes beyond traditional C-to-RTL high-level synthesis (HLS) by enabling the conversion of Python code written in AI frameworks such as Keras, TensorFlow, and PyTorch into RTL. In addition, it offers design exploration capabilities to generate hardware that is efficient in terms of both energy and performance. Convolutional Neural Networks(CNNs) are widely used to perform various computer vision products, and one of good usage model for Catapult AI.NN.This session introduces their usage through a simple MNIST example

발표자

임경종, Siemens EDA

Empowering RTL Designers: Accurate Power Estimation and Optimization from Start to Finish

전력은 오늘날 복잡한 칩의 성능, 신뢰성, 가열 범위에 큰 영향을 미칩니다. 예산 범위 내에서 전력을 유지하려면 RTL 초기 단계부터 최종 사인오프까지 절전을 위한 방법론을 적용해야 합니다. 대부분의 기술은 아키텍처 및 RTL 변경에 초점을 맞추기 때문에, 초기 단계에서 신뢰성 있고 빠르며 일관적이게 정확한 RTL 전력을 추정하는 것은 필수입니다. 이 세션에서는 설계자가 PowerPro 고유의 RTL 전력 추정 기술을 통해 어떻게 중요한 기생 데이터 없이도 RTL 단계 초기부터 전력을 정확히 추정하고 최적화할 수 있는지 살펴봅니다. PowerPro가 이전 구현에서 얻은 캡 모델을 활용해 RTL 전력 최적화의 효율성과 효과를 평가하는 핵심 메트릭을 보고함으로써 설계자가 정보를 기반으로 전력 관리에 대한 결정을 자신 있게 내릴 수 있도록 지원하는 방법을 알아봅니다.

Power significantly impacts the performance, reliability, and thermal footprint of today's complex chips. To ensure power stays within budget, power reduction methodologies must be employed from the early RTL stage through to final signoff. Most techniques focus on architectural and RTL changes, making reliable, fast, and consistently accurate early RTL power estimation essential. In this session, discover how PowerPro's unique RTL power estimation empowers designers to accurately estimate and optimize power early in the RTL stage, even without critical parasitic information. Learn how PowerPro leverages cap models from previous implementations and reports key metrics to assess the efficiency and efficacy of RTL power optimizations, enabling designers to make confident, informed decisions for power management.

발표자

변민섭, Siemens EDA

Enhancing Your SoC Debug & Optimization with Functional Monitoring

현대의 시스템 온 칩(SoC)은 수천 개에 달하는 임베디드 프로세서 코어를 포함할 수 있으며, 각 코어는 실제 환경에서 고도로 최적화된 소프트웨어 워크로드를 실행합니다. 출시 시점 단축, 시스템 성능 향상, 현장 신뢰성 확보에 대한 요구가 증가하면서, 복잡하게 구성된 분산 시스템에 대한 높은 수준의 가시성이 필수적으로 요구되고 있습니다. 그러나 기존의 디버깅 솔루션은 오늘날 SoC의 복잡성과 규모를 감당하기 어렵습니다. 본 발표에서는 임베디드 기능 모니터와 디바이스 및 호스트/클라우드 기반의 통합 소프트웨어 분석을 결합한 확장 가능한 프레임워크를 소개합니다. 이 접근 방식은 SoC를 효율적으로 디버깅하고, 신뢰성 있게 검증하며, 지속적으로 성능을 최적화할 수 있도록 실질적인 통찰과 데이터를 제공합니다. 초기 랩 단계부터 대규모 현장 배포에 이르기까지, 이 시스템은 제품 전체 수명 주기를 지원하며, 개발자가 높은 품질과 성능 목표를 자신 있게 달성할 수 있도록 돕습니다.

A modern SoC may have up to several thousand embedded processor cores, running highly optimized software workloads in the field. Time-to-market pressures, system performance and in-field reliability requirements drive a need for high visibility into large fleets of deployed devices executing real-life software workloads. Traditional debug solutions are typically not built for the complexity seen in today’s complex SoCs. In this presentation, we will explain how a scalable system of embedded functional monitors combined with embedded and host/cloud based analytic software can provide actionable data and insights that helps debug, validate, and optimize RISC-V SoC devices and systems from lab bring-up to reliable large scale deployment.

발표자

이수용, Siemens EDA

Tackling complexity early in the design cycle with Veloce CS and Innexis

많은 시장 부문에서 인공지능을 탑재한 소프트웨어 기반 제품이 급속히 확산되면서 시스템 온 칩(SoC) 및 이를 포함하는 시스템의 성격과 사용 방식도 변화하고 있습니다. 이러한 현상은 칩 설계 및 검증 분야에 전례 없는 과제를 안겨주고 있습니다. 이 세션에서는 복잡성, 성능 요구사항, 시장 출시 기간 압박이 교차하며 중대한 기술적 과제를 초래하는 인공지능용 칩 개발의 현황을 살펴봅니다. 이 발표에서는 Siemens EDA Veloce CS 플랫폼과 Innexis 플랫폼의 고유한 기능을 통해 설계 사이클 초기 단계에서 복잡성의 다양한 원인을 해결하고 제품 개발을 가속화하며 동시에 위험을 줄이는 방법에 대해 논의합니다. 두 플랫폼은 서로 결합하여 추가 도구 및 기술 생태계를 위한 광범위한 기반을 제공함으로써 설계 및 검증 흐름을 혁신합니다.

In many market segments, software-driven products that contain artificial intelligence are scaling rapidly and transforming the nature and use of SoCs and the systems that contain them. This phenomenon brings unprecedented challenges in chip design and verification. This session examines the landscape of AI-oriented chip development where complexity, performance demands, and time-to-market pressures intersect to create significant engineering challenges. In this presentation we will discuss how the unique capabilities offered by the Siemens EDA Veloce CS and Innexis platforms tackle multiple sources of complexity early in the design cycle and accelerate product development while reducing risk. In addition, when these two platforms are combined, they provide a broad foundation for an ecosystem of additional tools and technologies to transform the design and verification flow.

발표자

Vijay Chobisa, Siemens EDA

Accelerate Innovation with the Veloce Ecosystem

Veloce 생태계는 복잡한 시스템 온 칩(SoC), 칩렛 및 디지털 트윈 전자 시스템의 개발, 검증 및 확인 과정을 가속화하기 위한 포괄적 프레임워크입니다. 고객의 사용 사례에 초점을 맞춘 Veloce 생태계는 에뮬레이션, 엔터프라이즈 프로토타이핑 및 소프트웨어 프로토타이핑의 적용 범위를 확장합니다. Siemens EDA는 온프레미스, 하이브리드 에뮬레이션부터 클라우드 용량 배포에 이르기까지 강력한 도구, 기술 및 방법론을 빠짐없이 제공합니다. 이 발표에서는 Veloce 하드웨어 지원 검증 생태계의 핵심 기능을 소개하고, 이러한 기능을 통해 엔지니어들이 초기 단계에서 개발 및 검증 사이클을 수행하여 문제를 조기에 식별하고 제품 출시 기간을 단축하는 방법에 대해 설명합니다.

The Veloce Ecosystem is a comprehensive framework enabling engineers to accelerate the development, verification, and validation of complex SoC’s, chiplet and digital twin electronic systems. Focused on customer use cases, the Veloce Ecosystem extends the applications of emulation, enterprise prototyping and SW prototyping. From on premise, hybrid emulation, to cloud capacity deployments, we introduce a full range of powerful tools, technologies, and methodologies. This presentation will provide an overview of the key capabilities of the Veloce Hardware-Assisted Verification Ecosystem, and how these capabilities allow engineers to shift-left the development and verification cycle, identify issues faster, and bring products to market quickly.

발표자

이규언, Siemens EDA

From Buzz to Breakthrough: AI-Powered Verification with Questa One

이 세션에서는 Questa One이 RTL, 게이트 레벨(GLS), DFT 애플리케이션에 최적화된 차세대 시뮬레이션 엔진을 통해 검증 성능을 재정의하는 방법을 살펴봅니다. Questa One은 고급 병렬 처리 및 지능형 프로파일링을 활용하여 기능 시뮬레이션 및 고장 시뮬레이션을 크게 가속화합니다. Questa One은 기본 성능을 넘어 협업을 강화하고 워크플로를 간소화하며 전체 검증 워크로드를 절감하는 AI 기반 데이터 중심 검증 관리 솔루션을 통해 엔지니어링팀의 역량을 강화합니다. 세션에 참여하셔서 Questa One을 통해 더 빠르게 검증하고 스마트하게 작업하며 신뢰할 수 있는 결과를 제공하는 방법을 확인해 보세요.

This session will explore how Questa One is redefining verification performance with its next-generation simulation engine, optimized for RTL, gate-level (GLS), and DFT applications. By harnessing advanced parallel processing and intelligent profiling, Questa One significantly accelerates both functional and fault simulations. Beyond raw performance, it empowers engineering teams with an AI-enabled, data-driven verification management solution that enhances collaboration, streamlines workflows, and reduces overall verification workload. Join us to discover how Questa One helps teams verify faster, work smarter, and deliver with confidence.

발표자

Moses Satyasekaran, Siemens EDA

Questa One Avery VIP - Beyond the Verification IP

이 세션에서는 시장에서 입증된 포괄적인 VIP 포트폴리오를 제공하는 업계 최고의 검증 IP 솔루션인 Questa One Avery VIP를 소개합니다. Questa One Avery VIP는 가속화된 VIP를 통해 시뮬레이션 환경과 에뮬레이션 환경을 매끄럽게 통합하여 더 빠르고 효율적인 검증 사이클을 지원합니다. 또한 RTL 테스트벤치에 소프트웨어를 스티뮬러스로 사용할 수 있도록 지원하여 실제 트래픽 시나리오를 반영한 검증으로 정확성과 커버리지를 높일 수 있습니다. 세션에 참여하셔서 Questa One Avery VIP가 어떻게 검증 전략을 강화하고 설계를 한 번에 성공으로 이끄는지 확인해 보세요.

In this session, we will introduce Questa One Avery VIP - an industry-leading verification IP solution that delivers a comprehensive, market-proven VIP portfolio. Questa One Avery VIP offers seamless integration between simulation and emulation environments through accelerated VIP, enabling faster, more efficient verification cycles. Moreover, it supports the use of software as stimulus to the RTL testbench, allowing verification with real-world traffic scenarios for improved accuracy and coverage. Join us to explore how Questa One Avery VIP can elevate your verification strategy and accelerate your path to first-time silicon success

발표자

방실이, Siemens EDA

Introduction to Calibre 3DSTACK Verification by Innovator3D IC Cockpit Including 3Dblox

반도체 패키징 분야의 변화하는 환경에서 고성능, 저전력, 비용 효율적인 2.5D 및 3D IC 통합에 대한 수요가 증가함에 따라 고급 이종 통합 기술의 채택이 가속화되고 있습니다. Siemens EDA는 통합 환경 내에서 플로어플래닝, 시뮬레이션, 사인오프를 결합한 콕핏 기반 설계·검증 솔루션을 통해 이러한 요구사항을 충족합니다. 이 세션에서는 3Dblox™ 형식을 활용하여 다양한 도구 간 신뢰할 수 있는 데이터 교환을 지원하는 Innovator3D IC 콕핏 플랫폼 기반 Calibre 3DSTACK 검증 워크플로를 소개합니다. 이 워크플로는 Intel EMIB 및 EMIB-T에 대한 포괄적인 지원을 통해 칩렛에서 패키지까지 커버합니다. 이 환경에서 엔지니어는 파운드리별 데크 없이 연결성, 다이-패키지 정렬, 조립 검증 등의 유효성을 검증할 수 있습니다. Intel의 사례 연구는 이 접근 방식이 고급 패키징 시나리오에서 사인오프 시간 단축에 어떻게 기여하는지 보여줍니다.

In the evolving landscape of semiconductor packaging, the demand for high-performance, low-power, and cost-effective 2.5D and 3D IC integration is accelerating the adoption of advanced heterogeneous integration technologies. Siemens EDA addresses these needs with a cockpit-based design and verification solution that combines floorplanning, simulation, and sign-off within an integrated environment. This session presents Calibre 3DSTACK verification workflow based on the Innovator3D IC cockpit platform, leveraging the 3Dblox™ format to enable reliable data exchange across different tools. In addition, the workflow covers chiplets to package with comprehensive support for Intel EMIB and EMIB-T. In this environment, engineers can validate connectivity, die-package alignment, and assembly verification without requiring foundry-specific decks. The Intel use case demonstrates how this approach reduces time-to-signoff in an advanced packaging scenario.

발표자

노상목, Siemens EDA

Empowering design teams to deliver faster RTL-to-GDS design closure and better PPA with AI

현재 설계팀은 증가하는 설계 복잡성과 짧은 설계 주기를 균형 있게 관리하면서 전력·성능·면적(PPA) 메트릭을 달성해야 하는 지속적인 과제에 직면해 있습니다. 기존의 RTL-to-GDS 설계 방법론에서는 PPA 트레이드오프에 대한 제한된 가시성만으로 수동 이터레이션을 수행해야 하며, 생성된 결과도 신규 또는 업데이트된 설계에 쉽게 적용할 수 없습니다. 반도체 설계 산업은 엔지니어링팀이 빠듯한 테이프아웃 일정을 지속적으로 준수하도록 지원하면서 워크플로 최적화와 베스트 프랙티스를 유지해 미래 설계를 가속화할 수 있는 더 스마트하고 빠르며 체계적인 접근 방식을 필요로 합니다. 이 세션에서는 AI 기능이 내장된 Aprisa를 통해 RTL-to-GDS 방법론을 재정의하여 PPA를 극대화하는 생산성을 실현하고, 설계팀에 베스트 프랙티스와 노하우를 직접 제공하며 최적의 시작점을 활용하여 주어진 설계에 대한 최적의 디지털 구현 솔루션을 체계적으로 탐색하고 실행하는 방법에 대해 논의합니다.

Design teams face continuous challenges today to deliver power, performance, and area (PPA) metrics while balancing increasing design complexity and shorter design cycles. Traditional RTL-to-GDS methodologies require manual iteration with limited visibility into PPA tradeoffs, and produce results not easily transferrable to new or updated designs. The chip design industry needs a smarter, faster, and more systematic approach that empowers engineering teams to consistently meet aggressive tapeout schedules, while retaining flow optimization and best practices to accelerate future designs. This session covers how Aprisa with built-in AI capabilities redefines RTL-to-GDS methodologies to maximize productivity to PPA, delivering best practices and know-how directly to design teams, while leveraging optimal starting points to systematically explore and execute the best digital implementation solution for a given design.

발표자

Wei Lii Tan, Siemens EDA

Calibre new features and AI initiatives

이 세션에서는 Calibre의 검증 및 최적화 솔루션에 고급 AI 기술을 통합하여 반도체 설계 워크플로를 혁신하는 방식을 소개합니다. 새로운 AI 기반 기능이 효율성을 크게 향상시키고 시장 출시 시간을 단축하며 전체 설계 품질을 강화하는 방법을 시연합니다. Calibre의 최신 기능이 현대적인 칩 설계의 복잡성을 해결하면서 업계 최고의 정확성을 유지하는 방식을 직접 경험해 보세요. 이 혁신 기술이 설계 프로세스를 향상시키고 오늘날 경쟁이 치열한 반도체 시장에서 앞서 나갈 수 있도록 지원하는 방법을 직접 확인해 보세요.

This session will highlight the integration of advanced AI technologies within Calibre's verification and optimization solutions, revolutionizing semiconductor design workflows. We will demonstrate how our new AI-powered features significantly improve efficiency, reduce time-to-market, and enhance overall design quality. Experience firsthand how Calibre's cutting-edge updates address the increasing complexity of modern chip designs while maintaining the industry-leading accuracy you trust. Join us to discover how these transformative developments can elevate your design processes and help you stay ahead in today's competitive semiconductor landscape.

발표자

채동규, Siemens EDA

Calibre DFM Solutions or Design Analysis and Validation - Calibre LSG, Calibre mlLFD and Calibre SONR

Siemens EDA 에서는 AI 관련 제품들을 지원하는데, 그중 대표 패턴 선택, 레이아웃 비교, 피처 분석을 통한 chip/design을 charactrizing 하는 SONR 와 기존의 LFD와는 달리 오피씨 모델/레시피를 사용하지 않고 기계학습을 통해 패턴 관련 결함이 공정에서 발생할 가능성이 있는지를 에측하는 머신러닝 LFD 그리고 제품 개발 초기 만들게 되는 테스트 패턴을 손쉽게 만들어 주는 LSG에 대해 소개할 예정입니다.

Siemens EDA has provided AI based solutions and this presentaion will cover some products from manufacturing division. Calibre Semi-manufacturing team provides SONR with which you can do representative pattern selection, layout comparison and characterizing chip/layout by feature analysis, mlLFD which is machine learning based patterning defect prediction tool without OPC model/recipe and LSG with which you can prepare test patterns in development stage

발표자

이지영, Siemens EDA

Innovative streaming scan network (SSN) provides a generic data highway for the testing world

Generic Data Streamer는 사용자가 SSN 버스를 재사용하여 일반 데이터를 전달할 수 있게 하는 새로운 기능입니다. 이는 기존 인프라를 여러 용도로 최적화하는 것을 의미합니다. 이 기능 덕분에 SSH를 통해 일반적인 장비에 접근할 수 있어 데이터 접근 방법이 유연해집니다. Generic Data Streamer를 사용하면 동일한 SSH 연결을 스캔 데이터와 일반 데이터 모두에 사용할 수 있지만, 스캔 데이터와 일반 데이터를 동시에 보낼 수는 없습니다. SSN은 비프로토콜 기반 전달 메커니즘을 사용합니다. 따라서 설계는 데이터가 필요한 프로토콜 형식으로 변환되어 장비에 전달되도록 보장해야 합니다. 즉, Generic Data Streamer는 기존 SSN 버스를 사용하여 모든 일반 데이터를 전달할 수 있게 합니다.

Generic Data Streamer is a new functionality that allows users to reuse the SSN Bus to deliver generic data. This means optimizing existing infrastructure for multiple purposes. Thanks to this functionality, a generic instrument can be accessed via SSH, providing flexible method for data access. With Generic Data Streamer the same SSH connection can be used for both scan and generic data, although you cannot send scan data and generic data at the same time. SSN utilizes a non-protocol-based delivery mechanism. Therefore, the design must ensure that data is converted and delivered in the required protocol format to the instrument. That means Generic Data Streamer allows the delivery of any generic data using the existing SSN bus.

발표자

정성원, Siemens EDA

Scalable design-for-test (DFT) solutions from 2D IC to 3D IC

더 작고, 더 높은 성능을 가지며, 더 전력 효율적인 집적 회로(IC)에 대한 수요는 계속되고 있습니다. 차세대 장치들은 종종 다이를 수직으로 연결하는 복잡한 2.5D 및 3D 아키텍처(3D IC) 또는 나란히 연결하는 2.5D 아키텍처를 특징으로 합니다. 3D 다이 스태킹은 기존의 2차원 프로세스를 사용하여 구축된 레거시 접근 방식으로 IC 테스트에 대한 과제를 강조합니다. 3D 스택 아키텍처를 위한 다이 설계는 효율적으로 통합되고 패키징될 수 있도록 관련 표준을 포함해야 합니다. Siemens EDA의 Tessent Multi-die 소프트웨어는 2.5D 및 3D IC 설계와 관련된 매우 복잡한 작업을 위한 포괄적인 DFT 자동화 솔루션으로 복잡한 3D 다이 스태킹 문제를 해결하며, IEEE 1687 표준을 활용하여 3D 스택 IC를 위한 IEEE 테스트 액세스 아키텍처를 정의하는 IEEE 1838 표준을 준수하는 하드웨어의 생성 및 삽입을 위한 자동화 및 지원을 가능하게 합니다.

The demand for smaller, higher-performing and more power-efficient integrated circuits (ICs) continues. Next-generation devices often feature complex 2.5D and 3D architectures that connect dies vertically (3D IC) or side-by-side (2.5D). 3D die stacking highlights challenges for IC test with legacy approaches built using conventional two-dimensional processes. And designing dies for a 3D stacked architecture must incorporate relevant standards so they can be efficiently integrated and packaged. Siemens EDA’s Tessent Multi-die software solves complex 3D die stacking challenges with a comprehensive DFT automation solution for highly complex tasks associated with 2.5D and 3D IC designs, and enables automation and support for the generation and insertion of hardware that is compliant with the IEEE 1838 standard, defining the IEEE test access architecture for 3D stacked ICs utilizing the IEEE 1687 standard.

발표자

조기원, Siemens EDA

In-system Deterministic Test (IST) advancing in-field test quality

Tessent In-System Test 소프트웨어는 내장형 온칩 인시스템 테스트 컨트롤러(ISTC)를 통해 반도체 칩의 실리콘 수명 주기 전반에 걸쳐 테스트 및 진단을 가능하게 합니다. 설계자는 Tessent Streaming-Scan Network (SSN) 소프트웨어를 사용하여 생성된 임베디드 결정론적 테스트(EDT) 패턴을 인시스템 테스트 컨트롤러를 통해 SSN 버스를 통해 직접 적용할 수 있습니다. ISTC로의 테스트 데이터 전달은 BIST 및 IJTAG 기반 테스트를 위한 맞춤형 직접 메모리 액세스(DMA) 프로토콜을 통해 또는 APB, AXI와 같은 산업 표준 시스템 버스 인터페이스를 통해 결정론적 테스트, BIST 및 IJTAG 기반 테스트를 위해 수행됩니다.

The Tessent In-System Test software with embedded on-chip in-system test controller (ISTC) enables test and diagnosis of semiconductor chips throughout their silicon lifecycle. Designers can apply embedded deterministic test (EDT) patterns generated using Tessent Streaming-Scan Network (SSN) software through the SSN bus directly using the in-system test controller. Delivery of test data to the ISTC is done through a custom direct-memory access (DMA) protocol for BIST- and IJTAG-based tests, or through industry-standard system bus interfaces, such as APB, or AXI for deterministic tests, BIST-, and IJTAG-based test.

발표자

이예원, Siemens EDA

Improving Design Productivity with AI-Infused Board Layout Tools

AI 기술을 도입하여 인쇄회로기판(PCB) 설계 생산성을 향상시키는 혁신적인 접근 방식을 제시합니다. \PCB 설계가 더 높은 부품 밀도와 엄격한 설계 요구사항으로 점점 더 복잡해짐에 따라, 전통적인 수동 레이아웃 방식은 시간 효율성과 최적화 측면에서 상당한 도전과제에 직면하고 있습니다. 이번 세션을 통하여 AI 알고리즘과 전문가 시스템 접근방식을 결합하여 보드 레이아웃 프로세스를 자동화하고 최적화하는 AI 기반 PCB 레이아웃 도구를 소개합니다.

발표자

이상원, Siemens EDA

Introduction to the Methodology for Optimizing Connectivity Between Multi Boards Using Innovator3D IC

최근 PCB 설계 분야에서 고성능, 저전력 소비, 비용 효율성에 대한 요구가 증가함에 따라 초기 플로어플래닝 단계부터 최적의 연결성을 구현하는 기술에 대한 관심이 고조되고 있습니다. Siemens EDA는 다중 패키지 및 다중 PCB 환경에서 플로어플래닝, 설계, 시뮬레이션, 검증, 테스트를 지원하는 통합 솔루션인 Innovator3D IC를 통해 이러한 요구사항을 충족합니다. 이 세션에서는 다이에서 패키지, PCB에 이르는 시스템 수준 성능 최적화 및 다중 PCB 환경에서의 성능 최적화를 지원하는 Innovator3D IC를 활용한 솔루션 및 방법론을 소개합니다. 이 접근 방식은 패키지 설계자와 PCB 설계자 간의 협업 효율성을 향상시켜 설계 재작업을 방지하고 전체 비용을 절감합니다.

In the recent PCB design field, the growing demand for high performance, low power consumption, and cost efficiency has brought increasing attention to technologies that address optimal connectivity from the early floorplanning stage. Siemens EDA meets these needs by providing Innovator3D IC, an integrated solution that supports floorplanning, design, simulation, verification, and testing across Multi-Package and Multi-PCB environments. In this session, we will present solutions and methodologies using Innovator3D IC that enable optimal system-level performance from Die to Package to PCB, as well as in Multi-PCB environments. This approach enhances collaboration efficiency between package and PCB designers, ultimately preventing design re-spins and reducing overall costs.

발표자

김경록, Siemens EDA

HyperLynx New features for 3DIC PKG & PCB design verification

HyperLynx는 회로도 작성부터 PCB 설계의 전 단계에서 디자인을 검증합니다. 이를 통해 설계문제를 좀더 일찍 확인하고 해결하여, 설계 주기를 단축하고 품질을 향상을 지원합니다. 자동화된 워크플로를 통해 제품 개발과정에서 다양한 분야의 엔지니어가 디자인 분석에 쉽게 접근할 수 있고, 최근 출시된 Modern UI 제품은 사용 편의성이 더욱 높였습니다. 이 세션에서는 Package와 PCB 설계 검증 제품인 HyperLynx SI/PI, DRC, Advanced Solvers의 DDR5/LPDDR5, SerDes, DC Drop해석을 중심으로 HyperLynx 의 새로운 기능을 소개합니다.

HyperLynx verifies designs at every stage from schematic creation to PCB design. This helps to identify and resolve design issues earlier, shortening design cycles and improving quality. Automated workflows make design analysis easier for engineers during product development, and the recently released Modern UI products further enhances usability. This session will introduce new features in HyperLynx, focusing on Package and PCB design verification products.

발표자

김안국, Siemens EDA

Leveraging Digital Threads for Enhanced Efficiency, Security & Collaboration

디지털 트윈(Digital Twin)은 물리적 기반의 시뮬레이션과 데이터 분석을 완전한 가상 환경에서 결합함으로써 오늘날 새로운 인사이트를 제공합니다. 이를 통해 혁신을 더 빠르고 신뢰성 있게 실현할 수 있으며, 실제 물리적 시제품(prototype)의 수를 크게 줄일 수 있습니다. 오늘날 제품 설계의 복잡성은 엄청난 변화를 겪고 있으며, 이는 소프트웨어, 전자, 기계 등 다양한 영역의 융합 뿐 아니라 지정학적 이슈, 공급망 문제 등 외부 요인에 의해서도 영향을 받고 있습니다. 이번 세션에서는 이러한 문제 의식을 기반으로 한 전자 시스템 설계에 특화된 디지털 스레드(Digital Thread)를 지멘스EDA가 어떻게 제공하는지 살펴보겠습니다. 특히 본 발표에서는 서로 다른 영역간의 디지털 스레드를 연결하여 부품 단위에서부터 완제품에 이르기까지 데이터 기반의 완전한 연계를 실현하는 전략을 강조할 것입니다.

발표자

김병근, Siemens EDA